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1、10申请公布号CN101976948A43申请公布日20110216CN101976948ACN101976948A21申请号201010248585022申请日2010080361/230,94820090803USH02M3/15520060171申请人成都芯源系统有限公司地址611731四川省成都市高新西区出口加工区西区科新路8号72发明人徐鹏江健周景海74专利代理机构中科专利商标代理有限责任公司11021代理人王波波54发明名称多相直流转换器57摘要本发明公开了一种多相直流转换器。根据本发明的实施例，多相直流转换器具有多个相，每一相具有各自的脉冲宽度调制发生器，用于驱动推拉结构的晶体管。
2、。主脉冲宽度调制发生器根据主时钟信号工作。其余相的脉冲宽度调制发生器被从动控制于主脉冲宽度调制发生器。30优先权数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书9页附图2页CN101976953A1/3页21一种电路，包括输入端，用于接收具有脉冲序列的输入信号；输出端；第一功能单元，用于基于输入信号的脉冲采样具有脉冲序列的主时钟信号，以提供具有脉冲序列的内部时钟信号；脉冲宽度调制发生器，由内部时钟信号计时，用于提供脉冲宽度调制信号；高侧功率管和低侧功率管，耦接于所述脉冲宽度调制发生器，响应于所述脉冲宽度调制信号而开通或者关断，使得高侧功率管只有在所述脉冲宽。
3、度调制信号为第一逻辑状态时开通，低侧功率管只有在所述脉冲宽度调制信号为与第一逻辑状态互补的第二逻辑状态时开通，从而高侧功率管和低侧功率管不会同时开通；以及第二功能单元，用于基本上与那些紧接于输入端的脉冲序列中的脉冲之后的主时钟信号脉冲同步地在输出端提供脉冲序列。2如权利要求1所述的电路，其中，所述第一功能单元对主时钟信号和输入端的脉冲序列信号进行等价于布尔逻辑与的运算，以提供内部时钟信号。3如权利要求2所述的电路，还包括时钟发生器，用于提供主时钟信号。4如权利要求1所述的电路，还包括时钟发生器，用于提供主时钟信号。5如权利要求1所述的电路，还包括主时钟信号输入端，用于接收主时钟信号。6一种电路。
4、，包括第一节点，具有模拟电源电压；第二节点，具有高侧电压；第三节点，具有低侧电压；功能单元，用于基于主时钟信号的相位采样具有脉冲序列的主时钟信号以提供内部时钟信号，其中，所述相位由模拟电源电压、高侧电压和低侧电压决定；脉冲宽度调制发生器，由内部时钟信号计时，用于提供脉冲宽度调制信号；以及高侧功率管和低侧功率管，耦接于所述脉冲宽度调制发生器，响应于所述脉冲宽度调制信号而开通或者关断，使得高侧功率管只有在所述脉冲宽度调制信号为第一逻辑状态时开通，低侧功率管只有在所述脉冲宽度调制信号为与第一逻辑状态互补的第二逻辑状态时开通，从而高侧功率管和低侧功率管不会同时开通。7如权利要求6所述的电路，还包括主时。
5、钟信号输入端，用于接收主时钟信号。8如权利要求6所述的电路，还包括时钟发生器，用于提供主时钟信号。9如权利要求6所述的电路，其中，高侧电压等于模拟电源电压。10如权利要求6所述的电路，进一步包括电阻，电阻的第一端耦接于所述第二节点，电阻的第二端耦接于所述第三节点。11如权利要求6所述的电路，其中，所述相位由分子和分母的比决定，其中，分子为模权利要求书CN101976948ACN101976953A2/3页3拟电源电压与高侧电压的差，分母为高侧电压与低侧电压的差。12一种系统，包括晶片集DI，I0，1，2，N，其中，N为大于零的整数，晶片D0包括用于提供主时钟信号的时钟发生器，对于I1，2，N中。
6、的每一个，晶片DI耦接于所述时钟发生器以接收主时钟信号；对于每一个I0，1，2，N，晶片DI包括具有信号的输入端口II和输出端口OI，其中，对于每一个I1，2，N，输入端口II耦接到输出端口OI1，输入端口IO耦接于输出端口ON；以及对于每一个I0，1，2，N1，晶片DI基于信号对主时钟信号采样，以提供内部时钟信号CI和信号，晶片DN基于信号对主时钟信号采样，以提供内部时钟信号CN和信号。13如权利要求12所述的系统，其中，对于每一个I0，1，2，N1，内部时钟信号CI在逻辑上等价于主时钟信号和信号的布尔逻辑与。14如权利要求13所述的系统，所述系统具有启动过程，主时钟信号包括脉冲序列，对于每。
7、一个I0，1，2，N，信号包括脉冲序列，其中，对于每一个I1，2，N，在启动后的一段时间，信号的脉冲序列中的每个脉冲在紧接着信号的脉冲后的主时钟信号脉冲开始，信号的脉冲序列中的每个脉冲在紧接着信号的脉冲后的主时钟信号脉冲开始。15如权利要求12所述的系统，对于每一个I1，2，N，晶片DI包括脉冲宽度调制发生器GI，脉冲宽度调制发生器GI由内部时钟信号计时，用于提供脉冲宽度调制信号PWMI，并且对于每一个I1，2，N，晶片DI包括高侧功率管THI和低侧功率管TLI，所述高侧功率管THI和低侧功率管TLI耦接于所述脉冲宽度调制发生器GI，响应于所述脉冲宽度调制信号PWMI而开通或者关断，使得高侧功。
8、率管THI只有在所述脉冲宽度调制信号PWMI为第一逻辑状态时开通，低侧功率管TLI只有在所述脉冲宽度调制信号PWMI为与第一逻辑状态互补的第二逻辑状态时开通，从而高侧功率管THI和低侧功率管TLI不会同时开通。16如权利要求15所述的系统，进一步包括电感集LI，I0，1，2，N，其中，对于每一个I1，2，N，LI耦接于高侧功率管THI和低侧功率管TLI。17一种系统，包括晶片集DI，I0，1，2，N，其中，N为大于零的整数，晶片D0包括用于提供主时钟信号的时钟发生器，对于I1，2，N中的每一个，晶片DI耦接于所述时钟发生器以接收主时钟信号；对于每一个I0，1，2，N，晶片DI包括具有模拟电源电。
9、压的节点N1I、具有电压的节点N2I和具有电压的节点N3I；其中，节点N20的电压为模拟电源电压，节点N3N的电压为地电压；对于每个I0，1，N1，节点N3I耦接于节点N2I1；并且对于每一个I0，1，N，晶片DI基于主时钟信号的相位PI采样主时钟信号以提供内部时钟信号CI，相位PI由模拟电源电压、节点N2I的电压和节点N3I的电压决定。权利要求书CN101976948ACN101976953A3/3页418如权利要求17所述的系统，其中，对于每一个I0，1，N，晶片DI包括电阻RI，电阻RI的第一端耦接节点N2I，电阻RI的第二端耦接节点N3I。19如权利要求18所述的系统，其中，对于每个I。
10、0，1，N，相位PI由分子和分母的比决定，其中，分子为模拟电源电压与节点N2I的电压的差，分母为节点N2I的电压与节点N3I的电压的差。20如权利要求17所述的系统，其中，对于每一个I1，2，N，晶片DI包括脉冲宽度调制发生器GI，脉冲宽度调制发生器GI由内部时钟信号计时，用于提供脉冲宽度调制信号PWMI；并且对于每一个I1，2，N，晶片DI包括高侧功率管THI和低侧功率管TLI，所述高侧功率管THI和低侧功率管TLI耦接于所述脉冲宽度调制发生器GI，响应于所述脉冲宽度调制信号PWMI而开通或者关断，使得高侧功率管THI只有在所述脉冲宽度调制信号PWMI为第一逻辑状态时开通，低侧功率管TLI只。
11、有在所述脉冲宽度调制信号PWMI为与第一逻辑状态互补的第二逻辑状态时开通，从而高侧功率管THI和低侧功率管TLI不会同时开通。21如权利要求20所述的系统，进一步包括电感集LI，I0，1，2，N，其中，对于每一个I1，2，N，LI耦接于高侧功率管THI和低侧功率管TLI。22一种电路，包括误差输入端；时钟输出端；电阻，具有第一端和第二端，第一端耦接于误差输入端；第一节点，耦接于所述电阻的第二端；第一电流源，耦接于所述第一节点；运算放大器，具有第一输入端、第二输入端和输出端，第一输入端耦接于所述第一节点；第二节点，耦接于所述运算放大器的第二输入端；开关，耦接于误差输入端、第二节点和时钟输出端，用。
12、于当在时钟输出端提供脉冲时，在误差输入端和第二节点之间提供负载阻抗通路；电容器，耦接于第二节点；以及单触发电路，耦接于运算放大器的输出端，用于响应于运算放大器的输出从第一逻辑状态切换到第二逻辑状态在时钟输出端提供脉冲，其中第二逻辑状态与第一逻辑状态互补。23如权利要求22所述的电路，其中，所述开关包括NMOSFET，NMOSFET的漏极耦接于误差输入端，NMOSFET的源极耦接于第二节点，NMOSFET的栅极耦接于时钟输出端。24如权利要求22所述的电路，进一步包括功率转换器，具有输出端；第二运算放大器，具有输入端和耦接于误差输入端的输出端；以及反馈通路，将功率转换器的输出端耦接到第二运算放大。
13、器的输入端。权利要求书CN101976948ACN101976953A1/9页5多相直流转换器0001相关引用0002本发明要求2009年8月3日在美国提交的第61/230,948号临时专利申请的优先权和权益，并且在此包含了该申请的全部内容。技术领域0003本发明涉及直流功率转换器，更具体地，涉及多相直流转换器。背景技术0004直流转换器被广泛地用于各种电子设备中，尤其是电池供电的移动设备。直流转换器需要以预先设定的稳定电压为电子组件提供稳定的功率供应。0005多相直流转换器工作于具有多个并联耦接的功率级，并且各相之间具有偏移量的情况下。目前的多相直流转换器具有诸多不足之处，例如，功率转换效率。
14、低、难于集成到集成电路中以及成本较高等等。发明内容0006针对现有技术中的一个或多个问题，本发明的一个目的是提供一种直流转换器电路。0007根据本发明的一个实施例，直流转换器电路包括输入端，用于接收具有脉冲序列的输入信号；输出端；第一功能单元，用于基于输入信号的脉冲采样具有脉冲序列的主时钟信号，以提供具有脉冲序列的内部时钟信号；脉冲宽度调制发生器，由内部时钟信号计时，用于提供脉冲宽度调制信号；高侧功率管和低侧功率管，耦接于所述脉冲宽度调制发生器，响应于所述脉冲宽度调制信号而开通或者关断，并且高侧功率管只有在所述脉冲宽度调制信号为第一逻辑状态时开通，低侧功率管只有在所述脉冲宽度调制信号为与第一逻。
15、辑状态互补的第二逻辑状态时开通，使得高侧功率管和低侧功率管不会同时开通；以及第二功能单元，用于基本上与那些紧接于输入端的脉冲序列中的脉冲之后的主时钟信号脉冲同步地在输出端提供脉冲序列。0008据本发明一个实施例的直流转换器电路，其中，第一功能单元对主时钟信号和输入端的脉冲序列信号进行等价于布尔逻辑与的运算，以提供内部时钟信号。0009根据本发明一个实施例的直流转换器电路还包括时钟发生器，用于提供主时钟信号。根据本发明一个实施例的直流转换器电路还包括主时钟信号输入端，用于接收主时钟信号。0010根据本发明的又一实施例，直流转换器电路包括第一节点，具有模拟电源电压；第二节点，具有高侧电压；第三节点。
16、，具有低侧电压；功能单元，用于基于主时钟信号的相位采样具有脉冲序列的主时钟信号以提供内部时钟信号，其中，所述相位由模拟电源电压、高侧电压和低侧电压决定；脉冲宽度调制发生器，由内部时钟信号计时，用于提供脉冲宽度调制信号；以及高侧功率管和低侧功率管，耦接于所述脉冲宽度调制发生器，响应于所述脉说明书CN101976948ACN101976953A2/9页6冲宽度调制信号而开通或者关断，并且高侧功率管只有在所述脉冲宽度调制信号为第一逻辑状态时开通，低侧功率管只有在所述脉冲宽度调制信号为与第一逻辑状态互补的第二逻辑状态时开通，使得高侧功率管和低侧功率管不会同时开通。0011根据本发明又一实施例的直流转换。
17、器电路，还包括主时钟信号输入端，用于接收主时钟信号。根据本发明又一实施例的直流转换器电路，还包括时钟发生器，用于提供主时钟信号。0012根据本发明又一实施例的直流转换器电路，其中，高侧电压等于模拟电源电压。0013根据本发明又一实施例的直流转换器电路，其中，所述相位由分子和分母的比决定，其中，分子为模拟电源电压与高侧电压的差，分母为高侧电压与低侧电压的差。0014根据本发明的再一实施例，提供一种系统，包括晶片集DI，I0，1，2，N，其中，N为大于零的整数，晶片D0包括时钟发生器，用于提供主时钟信号，晶片DI耦接于所述时钟发生器，对于I1，2，N中的每一个，用于接收主时钟信号；0015晶片DI。
18、，对于每一个I0，1，2，N，包括输入端口II，其具有信号，和输出端口OI，其中，对于每一个I1，2，N，输入端口II耦接到输出端口OI1，输入端口I0耦接于输出端口ON；以及0016晶片DI，对于每一个I0，1，2，N1，基于信号对主时钟信号采样，以提供内部时钟信号CI和信号，以及晶片DN，基于信号对主时钟信号采样，以提供内部时钟信号CN和信号。0017根据本发明再一实施例的系统，其中，内部时钟信号CI，对于每一个I0，1，2，N1，在逻辑上等价于主时钟信号和信号的布尔逻辑与。0018根据本发明再一实施例的系统，其具有启动过程，主时钟信号包括脉冲序列，对于每一个I0，1，2，N，信号包括脉冲。
19、序列，其中，对于每一个I1，2，N，在启动后的一段时间，信号的脉冲序列中的每个脉冲在紧接着信号的脉冲后的主时钟信号脉冲开始，信号的脉冲序列中的每个脉冲在紧接着信号的脉冲后的主时钟信号脉冲开始。0019根据本发明再一实施例的系统，晶片DI，对于每一个I1，2，N，包括脉冲宽度调制发生器GI，由内部时钟信号计时，提供脉冲宽度调制信号PWMI，并且0020晶片DI，对于每一个I1，2，N，包括高侧功率管THI和低侧功率管TLI，所述高侧功率管THI和低侧功率管TLI耦接于所述脉冲宽度调制发生器GI，响应于所述脉冲宽度调制信号PWMI而开通或者关断，使得高侧功率管THI只有在所述脉冲宽度调制信号PWM。
20、I为第一逻辑状态时开通，低侧功率管TLI只有在所述脉冲宽度调制信号PWMI为与第一逻辑状态互补的第二逻辑状态时开通，使得高侧功率管THI和低侧功率管TLI不会同时开通。0021根据本发明再一实施例的系统，进一步包括电感集LI，I0，1，2，N，其中，对于每一个I1，2，N，LI耦接于高侧功率管THI和低侧功率管TLI。0022根据本发明的第四实施例，提供一种系统，包括晶片集DI，I0，1，2，N，其中，N为大于零的整数，晶片D0包括时钟发生器，用于提供主时钟信号，晶片DI耦接于所述时钟发生器，对于I1，2，N中的每一个，用于接收主时钟信号；说明书CN101976948ACN101976953A。
21、3/9页70023晶片DI，对于每一个I0，1，2，N，包括具有模拟电源电压的节点N1I、具有电压的节点N2I和具有电压的节点N3I；其中，节点N20的电压为模拟电源电压，节点N3N的电压为地电压；对于每个I0，1，2，N1，节点N3I耦接于节点N2I1；并且0024晶片DI，在主时钟信号的相位PI采样主时钟信号以提供内部时钟信号CI，相位PI由模拟电源电压、节点N2I的电压和节点N3I的电压决定，对于每一个I0，1，2，N。0025根据本发明第四实施例的系统，其中，晶片DI，对于每一个I0，1，2，N，包括电阻RI，该电阻RI的第一端耦接节点N2I，其第二端耦接节点N3I。0026根据本发明。
22、第四实施例的系统，其中，相位PI由分子和分母的比决定，其中，对于每个I0，1，2，N，分子为模拟电源电压与节点N2I的电压的差，分母为节点N2I的电压与节点N3I的电压的差。0027根据本发明的第四实施例的系统，其中，晶片DI包括脉冲宽度调制发生器GI，对于每一个I1，2，N，由内部时钟信号计时，以提供脉冲宽度调制信号PWMI；并且0028晶片DI，对于每一个I1，2，N，包括高侧功率管THI和低侧功率管TLI，所述高侧功率管THI和低侧功率管TLI耦接于所述脉冲宽度调制发生器GI，响应于所述脉冲宽度调制信号PWMI而开通或者关断，使得高侧功率管THI只有在所述脉冲宽度调制信号PWMI为第一逻。
23、辑状态时开通，低侧功率管TLI只有在所述脉冲宽度调制信号PWMI为与第一逻辑状态互补的第二逻辑状态时开通，使得高侧功率管THI和低侧功率管TLI不会同时开通。0029根据本发明第四实施例的系统，进一步包括电感集LI，I0，1，2，N，其中，对于每一个I1，2，N，LI耦接于高侧功率管THI和低侧功率管TLI。0030根据本发明的第五实施例，提供一种电路，包括误差输入端；时钟输出端；电阻，其具有第一端，和第二端，该第一端耦接于误差输入端；第一节点，耦接于所述电阻的第二端；第一电流源，耦接于所述第一节点；运算放大器，其具有第一输入端、第二输入端和输出端，该第一输入端耦接于所述第一节点；第二节点，耦。
24、接于所述运算放大器的第二输入端；开关，耦接于误差输入端、第二节点和时钟输出端，用于当有脉冲提供给时钟输出端时，在误差输入端和第二节点之间提供负载阻抗通路；电容器，耦接于第二节点；以及单触发功能单元，耦接于运算放大器的输出端，以响应于运算放大器的输出从第一逻辑状态切换到第二逻辑状态在时钟输出端提供脉冲，其中第二逻辑状态与第一逻辑状态互补。0031根据本发明第五实施例的电路，所述开关包括NMOSFET，其漏极耦接于误差输入端，其源极耦接于第二节点，其栅极耦接于时钟输出端。0032根据本发明第五实施例的电路，进一步包括功率转换器，其具有输出端；第二运算放大器，其具有输入端，和输出端，该输出端耦接于误。
25、差输入端；以及反馈通路，将功率转换器的输出端耦接到第二运算放大器的输入端。说明书CN101976948ACN101976953A4/9页8附图说明0033下面的图表明了本发明的实施方式。这些图和实施方式以非限制性、非穷举性的方式提供了本发明的一些实施例。0034图1示出了根据本发明一个实施例的直流转换器的电路示意图；0035图2示出了根据本发明一个实施例的适用于直流转换器的具有适应性频率的时钟发生器的示意图；0036图3A示出了根据本发明一个实施例的脉冲宽度调制发生器的示意图；0037图3B示出了根据本发明一个实施例的脉冲宽度调制发生器采样祝时钟信号的波形示意图。0038图4示出了根据本发明又。
26、一实施例的脉冲宽度调制发生器的示意图；0039图5示出了根据本发明实施例的脉冲宽度调制发生器的一个具体实现。具体实施方式0040下面的详细说明中，一些具体的细节，例如实施例中的具体电路结构和这些电路元件的具体参数，都用于对本发明的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少很多细节或者其他方法、元件、材料等结合的情况下，本发明也可以被实现。0041在接下来的说明中，“某些实施例”所涵盖的范围不仅限于多于一个实施例，而是包括一个实施例，多于一个实施例或者所有实施例。0042图1示出了根据本发明一个实施例的多相直流转换器的结构示意图。图1所示的电路包括电路元件以及功能单元的混合。。
27、该直流转换器以某个调整后的电压为负载102输送功率，其中功率由电压为VIN的电源提供。在一个实施例中，负载102可以是中央处理单元，然而根据本发明的不同实施例，任何其它类型的电子电路均可以由该直流转换器供电。0043多相直流转换器通常产生脉冲序列宽度调制信号在图1中标示为“PWM”用于开通和关断功率管，其中，每个PWM信号开通或者关断一组高侧功率管和低侧功率管。如图1所示的实施例中示出了一个三相直流转换器，其产生三组脉冲宽度调制信号，第一脉冲宽度调制信号由PWM发生器103产生并且被提供给驱动器104，第二脉冲宽度调制信号由PWM发生器105产生并且被提供给驱动器106，第三脉冲宽度调制信号由。
28、PWM发生器107产生并且被提供给驱动器108。当然本发明并不限于三相直流转换器，而是允许规模化，如后文所述，任何所期望的切合实际的相位数量均可以容易地被实现。0044驱动器104驱动高侧功率管NMOSFET110和低侧功率管NMOSFET112的栅极以使得电感114耦接到电源电压VIN或者耦接到地116。类似的标记应用于驱动器106和108及其对应的NMOSFET和电感。实际中，每个功率NMOSFET均由大量的NMOSFET并联而成。本发明的实施例并不限于功率NMOSFET，其它类型的开关元件均可适用。0045对于每一个驱动器，采用电流感测元件以提供表征与其对应的电感电流的信号。例如，电流感。
29、测元件118提供表征流过电感114的电流的信号，在图1中标示为I1。电流感测元件可能包括多于一个的电路元件，并且不一定直接耦接于与其对应的电感。类似地，电流信号I2表征流过电感120的电流，信号I3表征流过电感122的电流。对于图1所示实施例中的这些信号I1、I2和I3将被提及为电流感测信号。0046电流感测信号有些时候可能用电压来表示，有些时候用电流来表示，然而为了简说明书CN101976948ACN101976953A5/9页9化标示，采用同样的符号来表示电压或者电流。根据背景来确定其具体是表示电压还是电流。另外，在一个实施例中，可能包括电路元件用于将电流感测信号从电压转换为电流，或者从电。
30、流转换为电压，以便在同一个实施例中，既可以采用电压也可以采用电流来表示电流感测信号。0047每个电流感测信号被提供给与其对应的PWM发生器。例如，PWM发生器103具有输入端表示为I1用于接收电流感测信号I1。这些电流感测信号通过加法器124相加以提供表征总电流的信号IT，该表征总电流的信号IT被提供给运算放大器OPAMP126的反相输入端。通过电阻130从节点128提供反馈信号通路到OPAMP126的反相输入端。参考电压VREF被提供给OPAMP126的同相输入端。OPAMP126的输出信号可以称为误差信号，并且在图1中用“ERROR”表示。该误差信号被提供给每个PWM发生器的同相输入端。对。
31、OPAMP126的输出信号应用环路补偿滤波器。从而，功能单元134表示环路补偿滤波器，因此可以假定误差信号被环路补偿功能单元134滤波。0048每个PWM发生器采用误差信号以调节提供给与其对应的驱动器的PWM信号的工作周期。这样的负反馈环路在直流变换器领域是公知的，在此不做详细描述。0049因此，本发明的实施例可以采用任何技术以调节PWM信号使得误差信号的幅值最小。0050图5示出了根据本发明的PWM发生器103的一个如此的实施例。误差信号被提供给OPAMP502的同相输入端。加法器504将锯齿波信号和电流感测信号I1相加，并将相加的结果提供给OPAMP502的反相输入端。锯齿波信号和电流感测。
32、信号可以均为电压信号，在这种情况下，这些电压信号的和被提供给OPAMP502。如果电流感测信号为电流信号，根据某些实施例，将可以采用跨导放大器为加法器504提供表征电流感测信号的电压。0051OPAMP502的输出被提供给SR锁存器506的R输入端。每个PWM发生器采样主时钟信号CLK，以提供其自身内部的时钟信号，在如图5所示的PWM发生器103的实施例中，这种内部时钟信号用CLK1表示。这里的采样将在后续做详细描述。内部时钟信号被提供给SR锁存器506的S输入端。SR锁存器506的Q输出端提供PWM信号至驱动器104。这样，PWM信号被调节以降低提供给OPAMP502的误差信号的幅值。由于电。
33、流感测信号I1被叠加了锯齿波信号，当负载102突然吸收大量电流时，PWM信号被调节以为高侧NMOSFET110提供更大的工作周期，从而有助于调整负载电压。0052现有技术中的某些直流转换器可能对电压落差很敏感，当负载突然吸收更多电流时，提供给负载的调整电压将下降。根据本发明的实施例采用包括电阻130的反馈通路和总电流信号IT以减轻这样的电压落差。对于图1所示的具体实施例，总电流信号IT为电流，因此若电阻130的阻值用R表示，节点128处的负载电压用VL表示，则提供给OPAMP126的反相输入端的电压为VLRIT。放大器126提供的误差信号大约为KVREFVLRIT，其中K为放大器增益。0053。
34、当输送到负载102的总电流突然增加时，例如，这在中央处理单元中可能经常发生，则误差信号的幅值也相应地突然增加。因此，PWM发生器将相应地快速调节PWM信号以使得负载电压恢复到所期望的水平，从而有助于缓减电压落差。0054参考图1，时钟发生器132产生提供给所有PWM发生器的主时钟信号。在图1中该主时钟信号用“CLK”表示。时钟发生器132采用误差信号适应性地调节主时钟信号的瞬态说明书CN101976948ACN101976953A6/9页10频率，其中主时钟信号的频率在瞬态变化时升高。图2示出了根据本发明一个实施例的时钟发生器的更详细的描述。0055在输入端202提供误差信号，在输出端204提。
35、供主时钟信号，输出端204也是单触发206的输出端。为了使单触发206的输出不加负载，可以采用缓冲器提供主脉冲信号，不过为了便于示意，图2的示意图中并未明确示出这样的缓冲器。电流源210提供标记为IC的电流，以在NMOSFET208关断时对电容器212充电。OPAMP214比较电容器212上的电压降与节点216处的电压。在节点216处，电流源218提供标记为I0的电流，则节点216处的电压可以由VERRI0R0给出，其中VERR表示误差信号的电压，R0表示电阻220的阻值。0056通过选取电流源218以及电阻220，在输出端204提供的主时钟信号的瞬态频率或者周期取决于对电容器212的充电速率。
36、以及在节点216处产生的电压值。当NMOSFET208开通时，电容器212上的电压通过电流源210被放电。主时钟信号的周期即为电容器212被充电到节点216处的电压，即VERRI0R0，所需的持续时间。一旦电容器212上的电压被拉到低于节点216处的电压，OPAMP214将使得单触发206提供一个脉冲，作为时钟，并且将NMOSFET208导通一段较短的时间以使电容器212放电。0057主时钟信号的周期或频率可以通过选择电流源218和210提供的电流值、电阻220的阻值、电容器212的容值或者它们中某些的组合来调节。如果这些参数是固定的，在误差信号的电压恒定的情况下，主时钟信号的周期也恒定。00。
37、58在节点216处的电压跟随误差信号的电压。如果误差信号的电压突然增加，则对电容器212充电以使OPAMP214触发单触发206所需的时间变短。因此，主时钟信号的瞬态周期变短从而有助于负载电压的瞬态响应。0059每个PWM发生器均包括解码电路以决定使用主时钟信号的哪个相位。任一个PWM发生器所选择的相位取决于直流转换器中使用的PMW发生器的个数。例如，图1所示的具体实施例中示出了一个三相直流转换器，因此每个PWM发生器在主时钟信号的每隔第三个脉冲对主脉冲信号进行采样以产生其自身的内部时钟信号。如果在某个具体的实施例中，例如，只用了一个PWM发生器，则该PWM发生器在主时钟信号的每个脉冲进行采样。
38、。根据本发明的实施例允许任意切合实际数目的PWM发生器彼此耦接。0060在虚线152内的系统组件被集成在单晶片芯片上。电流感测元件118可以被集成于与虚线152内的组件所在的同一晶片上。然而，与虚线152内的系统组件相关联的某些电路元件可能是分立的从而并不被集成于晶片上。例如，在图2中所示出的时钟发生器电路中的电容器212和电阻220可以为分立组件，从而不与虚线152内的其它组件集成在一起。其它系统组件，除了电感、电容器136和负载102外，均可以被集成于一个或多个不同于由虚线152所表示的晶片上。对于某些实施例，每个PWM发生器和与其相关联的驱动器及MOSFETS分别被集成在不同的晶片上。例。
39、如，PWM发生器105、驱动器106和功率MOSFETS138和140可以被集成在第二个晶片上；PWM发生器107、驱动器108和功率MOSFETS142和144可以被集成在第三个晶片上。0061包含有PWM发生器105以及PWM发生器107的晶片无需包含如虚线152内所示出的控制系统组件的复制。PWM发生器103可以被称为主PWM发生器，其它的PWM发生器被称为从PWM发生器。0062在某些实施例中，每个包含有PWM发生器的晶片可以同时包含如虚线152内所示说明书CN101976948ACN101976953A7/9页11出的控制系统组件的复制，无论这样的系统组件是否被用到。包含有控制系统的。
40、芯片被构建为从芯片，其控制系统不被利用。在这个示例中，对于系统设计师来说，封装好的每个集成电路都是一样的，唯一不同的是其中一个被构建为主芯片，其余的为从芯片。0063这些PWM发生器被耦接为菊花链状。例如，PWM发生器103通过中间连接146被耦接到PWM发生器105，PWM发生器105通过中间连接148被耦接到PWM发生器107。在图1所示的具体实施例中，还有中间连接150将最后一个PWM发生器107耦接到主PWM发生器103。某些实施例中，可能不需要从最后一个PWM发生器到主PWM发生器的中间连接。0064图3A示出了决定在哪个相位来采样主时钟信号的PWM发生器的一个实施例。功能单元302。
41、表示一个PWM发生器，其中框内的标记I表示该PWM发生器所表示的具体PWM发生器的编号。在图3所示的具体实施例中，I0、1、2。例如，I0可以表示PWM发生器103，I1可以表示PWM发生器105，I2可以表示PWM发生器107。在PWM发生器302的输入端304处的信号表示由编号为I1模3的PWM发生器提供的输出信号，其中进行模运算时取正值的余数。例如，如果I0，则I1模3等于2，这表示PWM发生器107。这个信号被PWM发生器采用以确定采样哪个时钟相位，为了方便，对于任何值的标记I，信号被称为相位解码信号。0065在图3B中示出了相位解码信号在时间轴上的示例性绘图，标记为306。绘图306。
42、示出了相位解码信号的三个脉冲。作为参照，在绘图306下方为主时钟信号在时间轴上的示例性绘图，标记为308，其示出了主时钟信号的9个脉冲。在图3B所示的具体实施例中，相位解码信号的周期是主时钟信号周期的三倍，其中相位解码信号的每个脉冲具有时域上与主时钟信号的周期相等的脉宽。然而，需要注意的是，主时钟信号不一定具有确定的周期，因为其瞬态频率或者周期是随时间变化的。对于某些实施例，相位解码信号的脉冲在时域上的宽度可以小于主时钟信号的瞬态周期，相位解码信号也不一定具有确定的频率，因为其瞬态频率也可能随着主时钟信号而随时间变化。0066PWM发生器302通过执行布尔逻辑与AND表达式CLK，或者其等价逻。
43、辑，来对主时钟信号采样。这样在CLK信号的每隔第三个脉冲与相位解码信号的脉冲上升沿重合的时候有效地采样CLK信号。图3B中示出了CLK信号的时间轴上的绘图，标记为312，示出了三个脉冲。0067PWM发生器302在输出端310为菊花链中的下一个PWM发生器提供相位解码信号。这个相位解码信号的三个脉冲在时间轴上被绘图314示出。PWM发生器302通过产生具有与一个时钟周期相等的脉宽的脉冲来产生相位解码信号，其中该脉冲在紧接于采样主时钟信号的CLK脉冲之后的主时钟信号CLK脉冲处开始。箭头316示出了这种关系，其中脉冲318为紧接于采样的主时钟信号脉冲320之后的主时钟信号脉冲。脉冲322在脉冲3。
44、18开始时开始。0068以上对于主时钟信号、采样的时钟信号、信号以及信号的脉冲之间时间相对关系的讨论是理想的，其中脉冲用理想的矩形波表示，并忽略了时延。在直流转换器首次被开启时需要实现一个启动过程，因为菊花链中从最后一个PWM发生器到主PWM发生器的相位解码信号此时是不可用的。作为一个例子，主PWM发生器在启动时可以在其采样主时钟信号时，为相位解码信号产生第一个脉冲，即使在其输入端没有任何脉冲被提供。0069事实上，可能除了在启动和关断过程中之外，相位解码信号包括脉冲序列，其说明书CN101976948ACN101976953A8/9页12在时间上相对于相位解码信号的脉冲序列有平移，其中在启动。
45、后和关断前的任何给定时刻，时间平移为该给定时刻的瞬态时钟周期。主时钟信号和相位解码信号是同步的。在图3B中示出的两个相位解码信号的脉冲被表示为在相应的主时钟信号脉冲开始时开始。在实际中，可能会有一定程度的相位抖动或者延迟以至于相位解码信号脉冲不一定精确地与和它们相应的主时钟信号的脉冲一致。因此，相位解码信号基本上与和与它们对应的主时钟信号脉冲一致。例如，相位解码信号的脉冲基本上在紧接于触使相位解码信号的系列脉冲形成的脉冲之后的主时钟信号脉冲开始时开始。应该理解，“基本上”是一个术语，用于传递这样的概念同时性或者完全的同步性不能被精确地满足，只是在对于本领域实践者可商议的技术所允许的误差容限内可。
46、以达到。0070以上所描述的实施例可以容易地被推广到有N个从PWM发生器菊花链状地连接于主PWM发生器的情形，其中N是整数。这时，菊花链中的N1个晶片可以用晶片集DI，I0，1，2，N表示，其中每个晶片DI具有输入端II，其具有信号，和输出端OI。输入端II耦接于输出端OI1模N1。内部时钟信号CI逻辑上等于主时钟信号和信号的布尔与AND。相位解码信号满足这样的关系，其中相位解码信号的每个脉冲在紧接于脉冲的主时钟信号脉冲开始时开始。然而，在菊花链的初始启动或者关断时，相位解码信号间的这种关系可能不一定被满足。0071图4示出了决定在哪个相位来采样主时钟信号的PWM发生器的又一个实施例。PWM发。
47、生器402包括一高侧接口404和一低侧接口406。PWM发生器402与编号I相关联。高侧接口404被耦接于第I1个PWM发生器的低侧接口，除非I0，在这种情况下，PWM发生器402为主PWM发生器，其高侧接口耦接于模拟电源，具有电压VDD。低侧接口406耦接于第I1个PWM发生器的高侧接口，除了PWM发生器402为菊花链中的最后一个，在这种情况下，低侧接口406耦接到地。0072高侧接口404通过电阻408被耦接到低侧接口406，电阻408可以为内部或者外部电阻。PWM发生器402采样高侧接口404和低侧接口406处的电压，其中这些电压分别被标记为VH和VL。假设对于每个PWM发生器的电阻阻值。
48、相同，可以容易得出编号I由下式给出00730074由于模拟电压VDD对每个PWM发生器都是可用的，每个PWM发生器都可以决定其在菊花链状耦接的PWM发生器链中的相对位置。以上表达式可以用大多数方法中的任一种来衡量。0075为了同步所有的PWM发生器，主PWM发生器在其开始采样主时钟信号时还在总线410上发送一个信号。这样，每个PWM发生器可以无模糊地决定采样主时钟信号的时间。0076根据本发明的实施例也可以不具有前面图中示出的所有组件。例如，在一个实施例中具有图1中所示出的压差控制组件，例如，从节点128到OPAMP126的反相输入端的反馈通路，但不具有其它特征。或者作为另外的例子，在一个实施。
49、例中，可以具有如上所述的菊花链状连接的PWM发生器，但不具有压差控制或者适应性时钟发生器132，而是一个固定的时钟发生器。0077采用主PWM发生器和从PWM发生器为组建多相直流转换器提供了规模化的设计方说明书CN101976948ACN101976953A9/9页13法。设计师可以选择切合实际数目的PWM发生器作为组建模块以实现具有任何切合实际数目相的多相直流转换器。0078上述本发明的说明书和实施方式仅仅以示例性的方式对本发明的采用主PWM发生器和从PWM发生器以组建多相直流转换器的电路和方法进行了说明，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。说明书CN101976948ACN101976953A1/2页14图1图2说明书附图CN101976948ACN101976953A2/2页15图3A图3B图4图5说明书附图CN101976948A。