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1、10申请公布号CN101944509A43申请公布日20110112CN101944509ACN101944509A21申请号200910054503622申请日20090707H01L21/8247200601H01L21/76820060171申请人中芯国际集成电路制造上海有限公司地址201203上海市张江路18号72发明人张艳红杨林宏74专利代理机构上海思微知识产权代理事务所普通合伙31237代理人屈蘅李时云54发明名称快闪存储器的制作方法57摘要本发明提出一种快闪存储器的制作方法，包括下列步骤在半导体衬底上依次形成隧穿氧化层、浮置栅极、栅间介质层和控制栅极，并在控制栅极和浮置栅极两侧形。
2、成侧墙，在控制栅极和浮置栅极两侧的半导体衬底内形成源极/漏极；在半导体衬底上形成硅化物层，所述硅化物层覆盖控制栅极和浮置栅极；采用干法刻蚀法刻蚀硅化物层，定义硅化物阻挡区；在非硅化物阻挡区形成层间介质层，所述层间介质层内形成有露出源极/漏极、控制栅极的接触孔；在接触孔内壁形成扩散阻挡层后，向接触孔内填充满导电物质，形成导电插塞；进行金属连线，形成快闪存储器。本发明防止了填充至接触孔内的导电物质内产生空洞，提高了半导体器件的电性能。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图3页CN101944516A1/1页21一种快闪存储器的制作方法，其特征在于。
3、，包括下列步骤在半导体衬底上依次形成隧穿氧化层、浮置栅极、栅间介质层和控制栅极，并在控制栅极和浮置栅极两侧形成侧墙，在控制栅极和浮置栅极两侧的半导体衬底内形成源极/漏极；在半导体衬底上形成硅化物层，所述硅化物层覆盖控制栅极和浮置栅极；采用干法刻蚀法刻蚀硅化物层，定义硅化物阻挡区；在非硅化物阻挡区形成层间介质层，所述层间介质层内形成有露出源极/漏极、控制栅极的接触孔；在接触孔内壁形成扩散阻挡层后，向接触孔内填充满导电物质，形成导电插塞；进行金属连线，形成快闪存储器。2根据权利要求1所述快闪存储器的制作方法，其特征在于所述干法刻蚀的气体是CHF3或CF4。3根据权利要求2所述快闪存储器的制作方法，。
4、其特征在于所述刻蚀气体的流量为7SCCM14SCCM，刻蚀时间为20S30S。4根据权利要求1所述快闪存储器的制作方法，其特征在于所述硅化物层的材料具体为富硅二氧化硅，厚度为300埃400埃。5根据权利要求4所述快闪存储器的制作方法，其特征在于形成硅化物层的方法为化学气相沉积。权利要求书CN101944509ACN101944516A1/4页3快闪存储器的制作方法技术领域0001本发明涉及半导体器件制作工艺，尤其是一种快闪存储器的制作方法。背景技术0002快闪存储器是一类非易失性存储器，即使在供电电源关闭后仍能保持片内信息；在系统电可擦除和可重复编程，而不需要特殊的高电压；快闪存储器具有成本低。
5、、密度大的特点。0003现有快闪存储器的制作过程如图1至图4所示。参考图1，半导体衬底100上形成栅氧化层102。在栅氧化层102上形成第一导电层104，所述第一导电层104的材质例如是多晶硅，其形成的方法例如是低压化学气相沉积法LPCVD；在第一导电层104上形成栅间介质层106，因为快闪存储器要求与浮置栅极接触的栅间介质层106须具备良好的电性，以避免在正常电压下，用来储存电荷的浮置栅极发生漏电或是过早电崩溃的问题。0004在栅间介质层106上旋涂第一光刻胶层107，经过曝光、显影工艺，在第一光刻胶层107上沿位线方向形成第一开口图形，所述第一光刻胶层107上第一开口图形的位置与半导体衬底。
6、100内需要形成源极和漏极的位置相对应。0005如图2所示，以第一光刻胶层为掩膜，蚀刻栅间介质层106、第一导电层104和栅氧化层102至露出半导体衬底100，形成浮置栅极104A。灰化法去除第一光刻胶层。0006如图3所示，用化学气相沉积法在栅间介质层106及半导体衬底100之上形成第二导电层，第二导电层的材质例如是掺杂复晶硅与金属硅化物；在第二导电层上形成第二光刻胶层未示出，经过曝光、显影工艺，定义控制栅极图形；以第二光刻胶层为掩膜，蚀刻第二导电层至露出半导体衬底100，形成控制栅极108A；由控制栅极108A、栅间介质层106、浮置栅极104A及栅氧化层102构成堆栈栅极结构。以堆栈栅极。
7、结构为掩膜，在半导体衬底100中进行离子注入，形成源极/漏极101。0007请参照图4，灰化去除第二光刻胶层；然后，于堆栈栅极结构两侧形成侧墙124。在半导体衬底100上形成硅化物阻挡区126SAB，SALICIDEBLOCK以遮挡低阻区，具体形成工艺如下在半导体衬底100上形成硅化物层，且将硅化物层覆盖堆栈栅极结构；然后，采用湿法刻蚀和干法刻蚀混合刻蚀法将低阻区以外的硅化物层去除。在低阻区以外的半导体衬底100上形成层间介质层128，且层间介质层128覆盖堆栈栅极结构。在层间介质层128内形成与控制栅极118A、源极/漏极101连通的导电插塞130，具体工艺如下刻蚀层间介质层至露出控制栅极1。
8、08A、源极/漏极101，形成接触孔；然后，在接触孔内壁形成扩散阻挡层；并在接触孔内填充满导电物质。最后进行后续金属连线过程，形成快闪存储器。0008现有技术在形成快闪存储器的过程中，由于是采用湿法刻蚀和干法刻蚀混合刻蚀法将低阻区以外的硅化物层去除，湿法刻蚀法是各向同性的，因此在刻蚀过程中会将侧墙下方几乎完全刻蚀掉，进而使后续在源极/漏极形成导电插塞过程中，接触孔内壁的扩散阻挡层会延伸至侧墙下方，使填充至接触孔内的导电物质内产生空洞，造成断路现象产生，影响半导体器件的电性能。说明书CN101944509ACN101944516A2/4页4发明内容0009本发明解决的问题是提供一种快闪存储器的制。
9、作方法，防止填充至接触孔内的导电物质内产生空洞，造成断路现象产生。0010本发明提供一种快闪存储器的制作方法，包括下列步骤在半导体衬底上依次形成隧穿氧化层、浮置栅极、栅间介质层和控制栅极，并在控制栅极和浮置栅极两侧形成侧墙，在控制栅极和浮置栅极两侧的半导体衬底内形成源极/漏极；在半导体衬底上形成硅化物层，所述硅化物层覆盖控制栅极和浮置栅极；采用干法刻蚀法刻蚀硅化物层，定义硅化物阻挡区；在非硅化物阻挡区形成层间介质层，所述层间介质层内形成有露出源极/漏极、控制栅极的接触孔；在接触孔内壁形成扩散阻挡层后，向接触孔内填充满导电物质，形成导电插塞；进行金属连线，形成快闪存储器。0011可选的，所述干法。
10、刻蚀的气体是CHF3或CF4。所述刻蚀气体的流量为7SCCM14SCCM，刻蚀时间为20S30S。0012可选的，所述硅化物层的材料具体为富硅二氧化硅，厚度为300埃400埃。形成硅化物层的方法为化学气相沉积。0013与现有技术相比，本发明具有以下优点采用干法刻蚀法刻蚀硅化物层，定义硅化物阻挡区，干法刻蚀法是各向导性的，因此在刻蚀过程中不会对侧墙产生任何影响，进而使后续在源极/漏极形成导电插塞过程中，接触孔内壁的扩散阻挡层平整，防止了填充至接触孔内的导电物质内产生空洞，提高了半导体器件的电性能。附图说明0014图1至图4是制作快闪存储器的示意图；0015图5是本发明制作快闪存储器的具体实施方式。
11、流程图。具体实施方式0016本发明的目的是采用干法刻蚀法刻蚀硅化物层，定义硅化物阻挡区，干法刻蚀法是各向导性的，因此在刻蚀过程中不会对侧墙产生任何影响，进而使后续在源极/漏极形成导电插塞过程中，接触孔内壁的扩散阻挡层平整，防止了填充至接触孔内的导电物质内产生空洞，提高了半导体器件的电性能。0017为了实现上述目的在形成快闪存储器过程中采用改善光刻胶涂布缺陷的工艺流程如图5所示执行步骤S11，在半导体衬底上依次形成隧穿氧化层、浮置栅极、栅间介质层和控制栅极，并在控制栅极和浮置栅极两侧形成侧墙，在控制栅极和浮置栅极两侧的半导体衬底内形成源极/漏极；执行步骤S12，在半导体衬底上形成硅化物层，所述硅。
12、化物层覆盖控制栅极和浮置栅极；执行步骤S13，采用干法刻蚀法刻蚀硅化物层，定义硅化物阻挡区；执行步骤S14，在非硅化物阻挡区形成层间介质层，所述层间介质层内形成有露出源极/漏极、控制栅极的接触孔；执行步骤S15，在接触孔内壁形成扩散阻挡层后，向接触孔内填充满导电物质，形成导电插塞；执行步骤S16，进行金属连线，形成快闪存储器。0018下面结合附图对本发明的具体实施方式做详细的说明。0019如图1所示，半导体衬底100上形成栅氧化层102，栅氧化层102的材质是氧化硅说明书CN101944509ACN101944516A3/4页5或氧化硅氮化硅氧化硅ONO等。传统形成栅氧化层102的工艺是热氧化。
13、法，在高温环境下，将半导体衬底100暴露在含氧环境中，所述工艺通常在炉管中实现；通常形成的栅氧化层102的厚度都在几十埃左右。0020继续参考图1，在栅氧化层102上形成第一导电层104，所述第一导电层104的材质例如是掺杂多晶硅或多晶硅金属硅化物等，其形成的方法例如是低压化学气相沉积法LPCVD，以硅甲烷为气体源沉积一层多晶硅层后，再进行掺杂植入制作工艺。0021再参考图1，在第一导电层104上形成栅间介质层106，所述栅间介质层106的材料为氮氧化硅或氧化硅氮化硅氧化硅ONO等；因为快闪存储器要求与浮置栅极接触的栅间介质层106须具备良好的电性，以避免在正常电压下，用来储存电荷的浮置栅极发。
14、生漏电或是过早电崩溃的问题。以栅间介电层106的材质是氧化硅/氮化硅/氧化硅为例，以低压化学气相沉积法LPCVD形成氧化硅层，接着以低压化学气相沉积法在氧化硅层上形成氮化硅层，然后再以低压化学气相沉积法形成氧化硅层。0022如图1所示，在栅间介质层106上旋涂第一光刻胶层107，经过曝光、显影工艺，在第一光刻胶层107上沿位线方向形成第一开口图形，所述第一光刻胶层107上第一开口图形的位置与半导体衬底100内需要形成源极和漏极的位置相对应。0023如图2所示，以第一光刻胶层为掩膜，用干法刻蚀法刻蚀栅间介质层106、第一导电层104和栅氧化层102至露出半导体衬底10，形成浮置栅极104A。用灰。
15、化法去除第一光刻胶层，接着用湿法刻蚀法去除第一光刻胶层残留及刻蚀残留物。0024如图3所示，用化学气相沉积法在栅间介质层106及半导体衬底100之上形成第二导电层，第二导电层的材质例如是掺杂复晶硅与金属硅化物；在第二导电层上形成第二光刻胶层未示出，经过曝光、显影工艺，定义控制栅极图形。0025再参考图3，以第二光刻胶层为掩膜，蚀刻第二导电层至露出半导体衬底100，形成控制栅极108A；由控制栅极108A、栅间介质层106、浮置栅极104A及栅氧化层102构成堆栈栅极结构。以堆栈栅极结构为掩膜，在半导体衬底100中进行离子注入，形成源极/漏极1010026如图4所示，用灰化法去除第二光刻胶层，接。
16、着用湿法刻蚀法去除第二光刻胶层残留及刻蚀残留物。在堆栈栅极结构两侧形成侧墙124，具体形成工艺如下用化学气相沉积法在半导体衬底100和堆栈栅极结构上形成氮化硅层；采用回蚀法刻蚀氮化硅层，形成侧墙124。0027继续参考图4，用化学气相沉积法在半导体衬底100上形成厚度为300埃400埃的硅化物层126，优选厚度为350埃，且硅化物层126覆盖堆栈结构，所述硅化物层126的材料具体可以是富硅二氧化硅。在硅化物层126上旋涂第三光刻胶层未示出，经过光刻工艺后，在第三光刻胶层上定义出低阻区的图案；以第三光刻胶层为掩膜，用干法刻蚀法刻蚀硅化物层126至露出半导体衬底100，定义出低阻区。0028本实施。
17、例中，所述干法刻蚀的气体是CHF3或CF4。所述刻蚀气体的流量为7SCCM14SCCM，刻蚀时间为20S30S，优选的刻蚀时间为29S。0029再参考图4，在整个半导体衬底100上形成绝缘层128；采用干法刻蚀法在绝缘层128中形成贯穿绝缘层128至露出源极/漏极101或控制栅极108A的接触孔；然后，用化学气相沉积法在绝缘层128上及接触孔内壁形成厚度为60埃80埃的扩散阻挡层，优选厚说明书CN101944509ACN101944516A4/4页6度为70埃，所述扩散阻挡层的材料为氮化钛，用于防止填充至接触孔内容导电物质扩散至绝缘层128中；在接触礁孔内填充满导电物质，形成导电插塞130，所。
18、述导电物质可以是钨等；在绝缘层128及导电插塞130上形成金属导线，与导电插塞电性连接，金属导线的形成方法是在绝缘层及导电插塞上形成金属层后，进行微影蚀刻步骤而形成条状的金属导线。0030虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。说明书CN101944509ACN101944516A1/3页7图1图2图3说明书附图CN101944509ACN101944516A2/3页8图4说明书附图CN101944509ACN101944516A3/3页9图5说明书附图CN101944509A。