集成电路结构.pdf

一种集成电路结构，包括：一半导体基底；具有一第一导电特性的一第一阱区，位于该半导体基底上；具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒；一隔离区，环绕该含金属膜层；以及具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。本发明的优点包括击穿电压的增加、漏电流的降低以及单位面积的开启电流的增加。

1.  一种集成电路结构，包括：
一半导体基底；
具有一第一导电特性的一第一阱区，位于该半导体基底上；
具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；
一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒；
一隔离区，环绕该含金属膜层；以及
具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。

2.  如权利要求1所述的集成电路结构，还包括：
具有该第一导电特性的一第四阱区，环绕该第二阱区；
具有该第一导电特性的一埋入掺杂层，位于该第一阱区、该第二阱区与该第四阱区并与之相接触；以及
具有该第一导电特性的一接触区，位于该第四阱区内的一表面处。

3.  如权利要求1所述的集成电路结构，其中该第三阱区自该隔离区下方延伸至该含金属膜层。

4.  如权利要求3所述的集成电路结构，其中该第三阱区的一内部边缘与该第一阱区相隔离。

5.  如权利要求3所述的集成电路结构，还包括一第一核心金属氧化物半导体装置，位于一第五阱区内，其中该第五阱区具有与该第三阱区大体相同的一掺杂浓度与一掺杂深度。

6.  如权利要求5所述的集成电路结构，还包括：
具有该第二导电特性的一第六阱区，大体位于该第三阱区的一内侧之上，其中该第六阱区形成了环绕该第一阱区的一中间部的一环状物；
具有与该第一核心金属氧化物半导体装置相反导电特性的一第二核心金属氧化物半导体装置，其中该第二核心金属氧化物半导体装置包括一源极/漏极区域，而其中该第六阱区具有与该源极/漏极区大体相似的一掺杂浓度与一掺杂深度。

7.  如权利要求1所述的集成电路结构，其中该第三阱区的外部边缘位于该含金属膜层的各边缘之下并与之相隔离。

8.  如权利要求7所述的集成电路结构，还包括含有一源极/漏极区的一核心金属氧化物半导体装置，其中该第三阱区与该源极/漏极区具有大体相似的掺杂浓度与一深度。

9.  一种集成电路结构，包括：
一半导体基底；
一第一高电压N型阱区，位于该半导体基底之上；
一第一高电压P型阱区，位于该半导体基底之上并环绕该第一高电压N型阱区并与之相邻；
一含金属膜层，位于该第一高电压N型阱区与该第一高电压P型阱区之上并与之相邻，其中该含金属膜层与该第一高电压N型阱区形成了一肖特基势垒；
一隔离区，环绕该含金属膜层并与之相邻；
一低电压P型阱区环绕该第一高电压N型阱区且与之相分隔，其中该低电压P型阱区自该隔离区下方的区域延伸至该含金属膜层下方的区域；
一重度掺杂P型区域，位于该含金属膜层下方且环绕至少该第一高电压N型阱区的一中央部；
一第二高电压N型阱区环绕该第一高电压N型阱区并与之相邻；
一N型埋入区，位于该半导体基底之上，其中该N型埋入区位于该第一高电压N型阱区、该第二高电压N型阱区与该第一高电压P型阱区下方且与之相邻；以及
一N型重度掺杂接触区，位于该第二高电压N型阱区的表面。

10.  如权利要求9所述的集成电路结构，还包括环绕该第二高电压N型阱区的一第二高电压P型阱区，其中至少一部份的该第二高电压P型阱区不接触该位于下方的该N型埋入区。

11.  如权利要求9所述的集成电路结构，其中该重度掺杂P型区的外部边缘与该含金属膜层的各边相分隔。

12.  如权利要求9所述的集成电路结构，还包括：
一核心N型金属氧化物半导体装置，形成于一P型阱区内，其中该P型阱区具有大体相同于该低电压P型阱区的掺杂浓度与深度；以及
一核心P型金属氧化物半导体装置，包括一源极漏极区，其中该源极漏极区具有大体相同于该重度掺杂P型区的一掺杂浓度与一深度。

13.  一种集成电路结构，包括：
一半导体基底，具有P型的掺杂特性；
一第一肖特基二极管指状物，包括：
一第一高电压N型阱区，位于该半导体基底之上；
一第一高电压P型阱区，位于该半导体基底之上且环绕该第一高电压N型阱区并与之相邻；
一第一含金属膜层，位于该第一高电压N型阱区与该第一高电压P型阱区之上并与之相邻，其中该第一含金属膜层与该第一高电压N型阱区形成了一第一肖特基势垒；
一第一隔离区，环绕该第一含金属膜层并与之相邻；
一第一低电压P型阱区环绕该第一高电压N型阱区；以及
一第一重度掺杂P型区域，位于该第一含金属膜层之下且环绕至少该第一高电压N型阱区的一中央部；
以及
一第二肖特基二极管指状物，包括：
一第二高电压N型阱区，位于该半导体基底之上；
一第二高电压P型阱区，环绕且邻近该第二高电压N型阱区，其中该第一高电压P型阱区与该第二高电压P型阱区的一边相邻因而形成一连续区域；
一第二含金属膜层，位于该第二高电压N型阱区与该第二高电压P型阱区之上且与之相邻，其中该第二含金属膜层与该第二高电压N型阱区形成了一第二肖特基势垒，而其中该第一含金属膜层与该第二含金属膜层实体地相接触并电性地相连结；
一第二隔离区，环绕该第二含金属膜层并与之相邻，其中该第一隔离区与该第二隔离区的一边相邻因而形成一连续区域；
一第二低电压P型阱区，环绕该第二高电压N型阱区且与之相分隔，其中该第一低电压P型阱区与该第二低电压P型阱区的一边相邻因而形成一连续区域；
一第二重度掺杂P型区域，位于该含金属膜层之下且环绕至少该第二高电压N型阱区的一中央部；
一第三高电压N型阱区，环绕该第一与该第二高电压N型阱区与该第一与该第二高电压P型阱区；
一N型埋入区，位于该半导体基底之上，其中该N型埋入区位于该第一与该第二高电压N型阱区、以及该第一与该第二高电压N型阱区的下方并与之相邻；以及
一第三高电压P型阱区，环绕该第一与该第二高电压N型阱区，该第一与该第二高电压P型阱区，以及该第一与该第二低电压P型阱区，其中该第三高电压P型阱区电性地连结于该半导体基底。

14.  如权利要求13所述的集成电路结构，其中该连续区域包括自该第一含金属膜层下方延伸至该第二含金属膜层下方的该第一与该第二低电压P型阱区，以及该第一与该第二低电压P型阱区与该第一与该第二高电压N型阱区相分隔。

15.  如权利要求13所述的集成电路结构，其中，还包括平行地相连结的五个或六个的肖特基指状物。

16.  如权利要求13所述的集成电路结构，其中该第一与该第二低电压P型阱区具有较该第一与该第二高电压P型阱区为高的掺杂浓度，而其中该第一与该第二P型重度掺杂区域具有较该第一与该第二低电压P型阱区为高的掺杂浓度与较少的掺杂深度。

集成电路结构
技术领域
本发明涉及集成电路装置，尤其涉及具有增加的开启电流(on-current)以及减少的漏电流的一种肖特基二极管(Schottky diodes)及其制造方法。
背景技术
肖特基二极管通常应用于需要快速开关的应用，例如应用于开关电路之用。此外，当标准硅二极管具有约为0.6伏特的顺向压降(forward voltage drop)时，肖特基二极管于约为1微安培(mA)的顺向偏压时的压降则约介于0.15～0.45伏特，因而适用于电压嵌位(voltage-clamping)的应用以及避免晶体管饱和(transistor saturation)的应用。肖特基二极管与其他类型二极管的差别更在于其高电流密度。
图1为一示意图，示出了公知的肖特基二极管100的剖面图，肖特基二极管100形成于P型基底102之上。另外形成有一高电压P型阱区104，以作为环绕于高电压N型阱区106的一环状物。浅沟槽隔离环状物108也环绕高电压N型阱区106及高电压P型阱区104的一内部。含金属层110形成于高电压P型阱区104以及高电压N型阱区106之上，因而形成一肖特基二极管。N型埋入区112则分隔了肖特基二极管100与其下方的P型基底102，并透过高电压N型阱区116与接触区114形成电性接触。
肖特基二极管100则承受了低击穿电压(low breakdown voltage)的问题。图2示出了肖特基二极管100的电流-电压(I-V)曲线，其中X轴为施加于肖特基二极管100的逆向电压(reverse voltage，VR)，而Y轴代表了漏电流(leakage current)IR。值的注意的是，随着所施加的逆向电压VR的增加，漏电流IR也显著地增加。再者，其代表肖特基二极管提供顺向电流而不会造成显著漏电流(于逆向偏压时)的能力的Ion/Ioff比例约为1.2x10³，如此的表现对于具备高效率的肖特基二极管的实际应用方面仍为一不满意的结果。因此，便需要具有减低漏电流以及增加开启电流的肖特基二极管。
发明内容
有鉴于此，本发明提供了集成电路结构，以解决前述的公知问题。
依据一个实施例，本发明提供了一种集成电路结构，包括：
一半导体基底；具有一第一导电特性的一第一阱区，位于该半导体基底上；具有相反于该第一导电特性的一第二导电特性的一第二阱区，环绕该第一阱区；一含金属膜层，位于该第一阱区之上并与之相邻，并延伸于至少该第二阱区的至少一内部，其中该含金属膜层与该第一阱区形成一肖特基势垒(Schottky barrier)；一隔离区，环绕该含金属膜层；以及具有该第二导电特性的一第三阱区，环绕该第一阱区的至少一中央部，其中该第三阱区具有较该第二阱区为高的一掺杂浓度，而该第三阱区包括相邻于该含金属膜层的一顶面以及高于该第一阱区与该第二阱区的底面的一底面。
依据另一个实施例，本发明提供了一种集成电路结构，包括：
一半导体基底；一第一高电压N型阱区，位于该半导体基底之上；一第一高电压P型阱区，位于该半导体基底之上并环绕该第一高电压N型阱区并与之相邻；一含金属膜层，位于该第一高电压N型阱区与该第一高电压P型阱区之上并与之相邻，其中该含金属膜层与该第一高电压N型阱区形成了一肖特基势垒；一隔离区，环绕该含金属膜层并与之相邻；一低电压P型阱区环绕该第一高电压N型阱区且与之相分隔，其中该低电压P型阱区自该隔离区下方的区域延伸至该含金属膜层下方的区域；一重度掺杂P型区域，位于该含金属膜层下方且环绕至少该第一高电压N型阱区的一中央部；一第二高电压N型阱区环绕该第一高电压N型阱区并与之相邻；一N型埋入区，位于该半导体基底之上，其中该N型埋入区位于该第一高电压N型阱区、该第二高电压N型阱区与该第一高电压P型阱区下方且与之相邻；以及一N型重度掺杂接触区，位于该第二高电压N型阱区的表面。
依据又一实施例，本发明提供了一种集成电路结构，包括：
一半导体基底，具有P型的掺杂特性；一第一肖特基二极管指状物；以及一第二肖特基二极管指状物。
其中该一第一肖特基二极管指状物包括：一第一高电压N型阱区，位于该半导体基底之上；一第一高电压P型阱区，位于该半导体基底之上且环绕该第一高电压N型阱区并与之相邻；一第一含金属膜层，位于该第一高电压N型阱区与该第一高电压P型阱区之上并与之相邻，其中该第一含金属膜层与该第一高电压N型阱区形成了一第一肖特基势垒；一第一隔离区，环绕该第一含金属膜层并与之相邻；一第一低电压P型阱区环绕该第一高电压N型阱区；以及一第一重度掺杂P型区域，位于该第一含金属膜层之下且环绕至少该第一高电压N型阱区的一中央部。该第二肖特基二极管指状物包括：一第二高电压N型阱区，位于该半导体基底之上；一第二高电压P型阱区，环绕且邻近该第二高电压N型阱区，其中该第一高电压P型阱区与该第二高电压P型阱区的一边相邻因而形成一连续区域；一第二含金属膜层，位于该第二高电压N型阱区与该第二高电压P型阱区之上且与之相邻，其中该第二含金属膜层与该第二高电压N型阱区形成了一第二肖特基势垒，而其中该第一含金属膜层与该第二含金属膜层实体地相接触并电性地相连结；一第二隔离区，环绕该第二含金属膜层并与之相邻，其中该第一隔离区与该第二隔离区的一边相邻因而形成一连续区域；一第二低电压P型阱区环绕该第二高电压N型阱区且与之相分隔，其中该第一低电压P型阱区与该第二低电压P型阱区的一边相邻因而形成一连续区域；一第二重度掺杂P型区域，位于该含金属膜层之下且环绕至少该第二高电压N型阱区的一中央部。上述集成电路结构还包括：一第三高电压N型阱区环绕该第一与该第二高电压N型阱区与该第一与该第二高电压P型阱区；一N型埋入区，位于该半导体基底之上，其中该N型埋入区位于该第一与该第二高电压N型阱区、以及该第一与该第二高电压N型阱区的下方并与之相邻；以及一第三高电压P型阱区，环绕该第一与该第二高电压N型阱区，该第一与该第二高电压P型阱区，以及该第一与该第二低电压P型阱区，其中该第三高电压P型阱区电性地连结于该半导体基底。
本发明的优点包括击穿电压的增加、漏电流的降低以及单位面积的开启电流的增加。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1为一示意图，示出了公知的肖特基二极管；
图2为一图表，示出了如图1所示的肖特基二极管的电流-电压(I-V)曲线；
图3为一示意图，示出了依据本发明一实施例的肖特基二极管；
图4为一示意图，示出了一种核心MOS装置，其具有与图3所示的肖特基二极管同时形成的构件；
图5为一图表，示出了如图3所示的肖特基二极管的电流-电压(I-V)曲线；
图6为一示意图，示出了依据本发明另一实施例的肖特基二极管，其中该肖特基二极管包括一个以上的指状物(finger)；
图7为一示意图，示出了经过改善的一种肖特基二极管，其具有一个以上的指状物，而其中的指状物经过设计以改善其单位面积下的开启电流；以及
图8示出了一实验结果，显示了一种具有多重指状物结构的肖特基二极管的单位面积下的开启电流与其所包含的指状物的数量间的关系。
其中，附图标记说明如下：
20～半导体基板；
22～N型埋入区；
23～外延层；
24～N型阱区/高电压N型阱区；
26～高电压P型阱区；
28～高电压N型阱区；
30、32～界面；
34～肖特基二极管；
38～含金属膜层；
42～隔离区/STI区；
44～重度掺杂N型接触区；
48～高电压P型阱区；
50～接触区；
54～P型阱区；
56～低电压P型阱区的外部边缘；
58～低电压P型阱区的内部边缘；
60～重度掺杂P型区；
62～重度掺杂P型区的内部边缘；
64～重度掺杂P型区的外部边缘；
70～NMOS装置；
72～PMOS装置；
74～N型阱区；
76～源极/漏极区；
78～金属硅化区；
100～肖特基二极管；
102～P型基底；
104～高电压P型阱区；
106～高电压N型阱区；
108～浅沟槽隔离环状物；
110～含金属层；
112～N型埋入区；
114～N型埋入区；
116～高电压N型阱区；
200、300、400、600～区域；
D～低电压P型阱区与界面间的距离；
具体实施方式
本发明提供了一种新颖的肖特基二极管，并借由以下的实施例解说此肖特基二极管的实施情形。于本发明的多个实施例的附图与相关解说中，相同的标号用于表示相同的元件。
图3为一示意图，示出了依据本发明一实施例的肖特基二极管的剖面情形。首先提供一半导体基板20，其可由如硅或其他III族、IV族及/或V族元素的半导体材料所形成。较佳地，半导体基底20为P型基底。于P型的半导体基底20内则较佳地形成有N型埋入区22，以分隔P型的半导体基底20与形成于其上的肖特基二极管34，在此肖特基二极管34的实施情形将于下述段落中作一详细描述。举例来说，N型埋入区22可掺杂有介于1E14/cm³～1E18/cm³的一掺杂浓度。形成N型埋入区22以及其上的掺杂区域的工艺例如为：提供半导体基底20；注入或扩散掺质于半导体基底20的一表面区域内以形成N型埋入区22；外延地成长一外延层23于N型埋入区22与半导体基底20之上；以及注入适当掺质于外延层23内以形成注入区24、26、28、48、50、54、60以及相似区域。或者，N型埋入区22以及其上方的掺杂区皆借由注入方式所形成。
接着形成N型阱区24于N型埋入区22之上且较佳地与N型埋入区22相邻。由于其具有相对低的掺杂浓度，N型阱区24也可称为高电压N型阱区24。高电压N型阱区24可借由于外延层23注入如磷或砷的一N型掺质所得到。于一实施例中，高电压N型阱区24具有介于约1E15/cm³～1E18/cm³的一掺杂浓度，其也可应用高于或低于前述掺杂浓度的一掺杂浓度。于俯视情形中，高电压N型阱区24为大体长方形的一区域。
高电压N型阱区24为一高电压P型阱区26所环绕，而高电压P型阱区26具有一环状物的外型。相似于高电压N型阱区24，高电压P型阱区26可借由于外延层23注入如硼、铟或其组合的P型掺质所形成。高电压P型阱区26的掺杂浓度约介于1E14/cm³～1E18/cm³。较佳地，高电压P型阱区26的底部相邻于N型埋入区22。
高电压N型阱区28其也采用一环状物方式形成并环绕高电压P型阱区26，其形成于N型埋入区22之上并与之相邻。高电压N型阱区24与28可采用一相同光掩模而同时形成。由于高电压P型阱区26相邻于高电压N型阱区24与28，进而形成如图3所示的界面接触情形(P-N接合情形)。于俯视情形中，界面30与32为连续环状物的界面的一部。
肖特基二极管34形成于高电压N型阱区24与高电压P型阱区26的表面上，且包括与高电压N型阱区24相接触的含金属膜层38。部分地由于在高电压N型阱区24内的相对低掺杂浓度，于含金属膜层38与高电压N型阱区24间便形成了一肖特基势垒(Schottky barrier)。于一实施例中，含金属膜层38包括一金属硅化物。或者，含金属膜层38包括适用于形成肖特基势垒的其他材料，例如为纯金属、金属化合物、及相似物等。于一实施例中，含金属膜层38包括硅化钛，虽然也可采用如硅化钴、硅化钽及其组合的材料的其他金属硅化物。也可采用一自对准硅化工艺形成含金属膜层38，其包括选择性形成金属层(未显示)于高电压N型阱区24之上，以及施行一回火程序以反应金属与其下方的硅材料等步骤。于一实施例中，于此金属硅化程序中上述金属层完全反应完毕。或者，于回火后可能仍残存有未反应的一层金属材料。
含金属膜层38为隔离区42所环绕且实体上与之相接触。较佳地，隔离区42为一浅沟槽隔离(shallow trench isolation，STI)区，因而于下文中也称之为STI区42。或者，隔离区42可为采用公知的局部硅的氧化(local oxidationof silicon，LOCOS)方式所形成的一场氧化物。于俯视情形中，STI区域42为一环状物。
于高电压N型阱区28的表面形成有重度掺杂N型接触(heavily dopedn-type contact)区44，并作为包括高电压N型阱区28、N型埋入区22以及高电压N型阱区24等N型区域的一接触区(pickup region)。于前述实施例中，重度掺杂代表掺杂浓度高于1E19/cm³的掺杂情形，且较佳地掺杂浓度约为1E19/cm³～1E21/cm³。然而，本领域普通技术人员可以理解的是，在此所谓的“重度掺杂”可视特定元件型态、技术世代、最小元件尺寸以及等相似特征而决定。因此，并不已上述实施而加以限定本发明。于俯视情形中，重度掺杂N型接触区44也可为环绕STI区42的一环状物。
环绕高电压N型阱区28的是一高电压P型阱区48以及一接触区50，在此接触区50为一重度掺杂的P型区域。较佳地，高电压P型阱区48与高电压P型阱区46同时形成。高电压P型阱区48与接触区50较佳地为环绕高电压N型阱区28的环状物，且其扮演了电性隔离肖特基二极管34与半导体基底20的一隔离区。高电压P型阱区48较佳地电性连结于半导体基底20，且其间不具有N型区域。因此，N型埋入区22并不会延伸至高电压P型阱区48的下方。或者，N型埋入区22可延伸至部分的高电压P型阱区48的下方但不会延伸至整个高电压P型阱区48的下方。
肖特基二极管34还包括位于含金属膜层38下方并与的相接触的P型阱区54。较佳地，P型阱区54具有较高电压P型阱区26为高的掺杂浓度，而P型阱区54的掺杂浓度例如为介于1E16/cm³～1E18/cm³。P型阱区54与低电压NMOS装置的阱区(例如图4内NMOS装置70的P型阱区74)同时地形成，因而于下文中也可称的为低电压P型阱区54。低电压P型阱区54为环绕高电压N型阱区24的一环状物。其外部边缘56较佳地位于STI区42的下方。而其内部边缘58较佳地与位于各边的界面30相分隔，并具有少于2微米的一距离D。或者，内部边缘58可重叠于位于各边的界面30(意谓着上述距离D等于0微米)。低电压P型阱区54的底部与N型埋入区22为高电压P型阱区26的一部所相分隔。
肖特基二极管还包括位于含金属膜层38正下方的重度掺杂P型区60。较佳地，重度掺杂P型区60具有大体相同于形成于相同的半导体基底20的低电压P型金属氧化物半导体(PMOS)装置(如图4内所示的PMOS装置72)的源极/漏极区的的掺杂浓度的一掺杂浓度，其掺杂浓度约为1E19/cm³～1E21/cm³。举例来说，重度掺杂P型区60为环绕至少一部份甚至全部的高电压N型阱区24的一环状物。如此，重度掺杂P型区60可覆盖高电压N型阱区24的外部。或者，重度掺杂P型区60的内部边缘62可与界面30相分隔。重度掺杂P型区60的外部边缘64较佳地与STI区42的内部边缘相分隔，藉以降低漏电流。于一实施例中，重度掺杂P型区60的外部边缘64垂直地对准于低电压P型阱区54的内部边缘。于其他实施例中，重度掺杂P型区60的外部可与低电压P型阱区54的内部相重叠，其中重度掺杂P型区60的底部高于低电压P型阱区54的底部。
图4为一示意图，示出了N型金属氧化物半导体(NMOS)装置70与P型金属氧化物半导体(PMOS)装置72，其可为形成于半导体基底20上的逻辑金属氧化物半导体(logic MOS)装置与核心金属氧化物半导体(core MOS)装置。这些MOS装置70与72为具有低于输出/输入装置(input/output device)的操作电压以及其他高电压装置的一操作电压(VDD)的低电压装置。NMOS装置形成于一N型阱区74内。较佳地P型阱区74与低电压P型阱区54(请参照图3)同时形成，因而具有与低电压P型阱区54(请参照图3)相同的深度与掺杂浓度。PMOS装置72的源极/漏极区76较佳地与如图3内的重度掺杂P型接触区50与重度掺杂P型区60同时形成，因而具有相同的深度与掺杂浓度。NMOS装置72的金属硅化区78以及/或PMOS装置72内较佳地同时形成有含金属膜层38。
借由低电压P型阱区54的形成，有利于降低肖特基二极管34的漏电流。其由于介于电压N型阱区24与高电压P型阱区26之间的P-N结处形成有空乏区。且由于具有较高电压P型阱区26为高的P型掺杂浓度的低电压P型阱区54以及重度掺杂P型区60的形成，造成了此空乏区可更水平地进入高电压N型阱区24内并朝向高电压N型阱区24的中心处延伸。当肖特基二极管34逆向地偏压时，即含金属膜层38施加有较N+接触区44为负值的电压时，位于高电压N型阱区24两侧的空乏区快速地成长至中心部，纵使其仅处于微小的逆向偏压时。当位于对称侧的空乏区相互连结时，流通于含金属膜层38以及高电压N型阱区24的漏电流的路径即被截断。因而显著地降低漏电流。如图5所示的实验中，显示了肖特基二极管34的于逆向偏压时的电流-电压曲线。X轴了施加于肖特基二极管34的逆向电压VR，而Y轴显示了漏电流IR。值得注意的是，相较于公知肖特基二极管的漏电流表现(显示为曲线68)，本发明的肖特基二极管34的漏电流(显示为曲线68)表现更为改善，此公知肖特基二极管具有相似于前述的肖特基二极管34的相似结构但其内不具有低电压P型阱区54与重度掺杂P型区60等区域。
为了得到较高的开启电流(on-currents)，可将如图3所示的肖特基二极管34参照指状物(fingers)型态而形成具有多个平行地连结的肖特基二极管34而得到的多重指状物肖特基二极管(multi-finger Schottky diode)。图6显示了具有两指状物的一肖特基二极管，其包括具有相互连结的含金属膜层38与N+接触区44的两肖特基二极管34。如此，如图6所示的肖特基二极管的开启电流约为如图3所示的肖特基二极管的两倍。为了更增加开启电流，则可更增加上述指状物的数量。
虽然如图6所示的肖特基二极管具有增加开启电流的功效，然而于图3所示的肖特基二极管内单位面积的开启电流则并没有增加。可以理解的是，由于肖特基二极管占据了不少的芯片区域，且较佳地需增加肖特基二极管的开启电流并降低其芯片区域的使用量。因此，如图7所示，本发明提供了另一较佳表现的肖特基二极管。于图7内采用了相同于图3内所示的标号，以代表相同的构件。图7中则示出了三个肖特基二极管34，其各别设置于区域100、200与300之内。于本实施例中，介于相邻的肖特基二极管34之间的高电压P型阱区48以及高电压N型阱区28则省略并未示出，而高电压P型阱区48与高电压N型阱区28则仅形成并环绕所有的三个肖特基二极管(指状物)34。本实施例可视为采用了如图3所示的区域600内的部分区域作为其内一指状物，且肩并肩地设置这些指状物。如此，于相邻的指状物内的各阱区26、54以及STI区域42之间肩并肩的设置。于俯视情形中，于相邻的指状物之间的阱区26、54以及STI区域42则显示为具有较大长方形的条状物，其间的对称侧边相互连结。当有高开启电流的需求时，可参照本段落的揭示情形而更增加指状物的数量。
图8为一实验结果，其显示了如图7所示的实施例中的单位面积的开启电流与指状物数量之间的关系。值得注意的是，随着指状物数量的增加，单位面积的开启电流也随之增加。然而，更多实验显示了当指状物数量约为五或六时，单位面积的开启电流达到尖峰值。而当指状物的数量更进一步增加时，单位面积的开启电流便因而降低。另一方面，指状物的数量的增加则大体不会影响肖特基二极管的多重指状物的击穿电压。
较佳地，借由使用本发明的实施例，不仅有助于降低漏电流且有助于增加单位面积的开启电流，此外也有助于增加开启电流。参照本发明实施例的实验结果可证实，本发明的肖特基二极管较公知肖特基二极管的开启电流约多出10倍或者10倍以上，而上述公知肖特基二极管具有相似结构的如第3、6与7图所示的结构，除了其内并未形成有低电压P型阱区54与重度掺杂P型区60。
于前述讨论的实施例中，含金属膜层38形成于高电压N型阱区24且为高电压P型阱区26所环绕。本领域普通技术人员可以理解到本发明的揭示情形也可应用于具有与如图3、图6与图7所示的导电类型区域24、26、28、44、48、50、54、60及其相似区域的其他相似肖特基二极管的实施情形中。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与修改，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。