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总线系统以及连接总线系统和连接设备的桥接器电路
    【技术领域】
     本公开涉及总线系统， 具体地涉及总线系统和连接设备据以相互连接的桥接器电路。 背景技术 在总线系统中， 多个连接设备连接到总线 ( 也称为 “互连” )， 并且在多个连接设备 之中执行数据传输。在数据传输中发挥主导作用的连接设备称为主设备， 而被动地操作的 连接设备称为从设备。例如， 假设处理器作为成为主设备的连接设备。例如， 假设存储器作 为成为从设备的连接设备。
     在这种总线系统中， 对于用于数据传输的一系列操作 ( 处理 )， 数据传输的请求和 实际数据传输彼此独立地受控 ( 分离处理 )， 由此使得可以提高传输效率。另一方面， 在允 许分离处理的情况下， 当由于某种故障而使得某一主设备或从设备挂起 (hang up) 时， 在某 些情况下达到整个系统的挂起。例如， 假设在主设备 M0 和 M1 以及从设备 S0 和 S1 据以彼 此连接的互连中， 从设备 S0 在主设备 M0 访问从设备 S0 和 S1 二者的同时挂起。当存在来 自从设备 S0 的数据相比于来自从设备 S1 的数据更早地返回到主设备 M0 的顺序规定时， 在 主设备 M0 和从设备 S1 之间同样可能不能完成传输。此时， 由于可能不能在从设备 S1 自身 中完成传输， 因此当主设备 M1 访问从设备 S1 时， 可能同样不能完成该访问。结果， 从设备 S0 挂起， 这导致其它主设备 M0 和 M1 以及从设备 S1 全部挂起。
     在这一点上， 在不允许分离处理 (split transaction) 的系统 (system) 中， 如果 引起挂起的主设备或从设备在仅同时执行一个访问的时候与互连在电气上断开， 则可以继 续系统操作。例如， 提出了这样的总线系统 ： 将总线断开信号输出到门电路 (gate)， 由此在 电气上断开总线主设备。例如， 在日本专利特开 No.2002-269033 中公开了这种系统 ( 参照 图 1)。
     发明内容 然而， 在多个传输的优秀 (outstanding) 执行是可能的系统中， 可能引起这样的 情况 ： 在导致挂起时的时间点处， 多个访问在执行的中途。因此， 存在这样的可能性 ： 仅电 断开连接设备导致其它连接设备的故障， 因此变得难以继续系统运算。
     为了解决上述问题， 已经做出了本公开， 因此期望提供可以在不引起故障的情况 下断开分离处理执行中的连接设备的总线系统以及桥接器电路， 其中总线系统和连接设备 经由所述桥接器电路彼此连接。
     为了实现上述期望， 根据本公开的实施例， 提供了一种总线系统， 包括 ： 第一连接 设备和第二连接设备， 根据预定协议执行交换 ； 总线， 所述第一连接设备和第二连接设备经 由所述总线彼此连接 ； 以及桥接器， 其插入在所述第一连接设备和所述总线之间， 并且在接 收到所述第一连接设备的断开指令时， 代之所述第一连接设备， 根据预定协议执行与所述 第二连接设备的交换。
     结果， 即使当第一连接设备从总线系统断开时， 也可以基于预定协议确保与第二 连接设备的联接 (coherency)。
     优选地， 所述第一连接设备是在与所述第二连接设备的传输中发挥主导作用的连 接设备， 并且所述第二连接设备是对于与所述第一连接设备的传输， 被动地操作的连接设 备。
     也就是说， 假设第一连接设备用作主设备， 并且第二连接设备用作从设备。 在这种 情况下， 优选地， 当所述桥接器接收到所述第一连接设备的断开指令时， 所述桥接器可以停 止从所述第一连接设备发布读地址， 并可以允许从所述第二连接设备接收读数据。
     另外， 优选地， 当所述桥接器接收到所述第一连接设备的断开指令时， 所述桥接器 可以停止从所述第一连接设备发布写地址， 并可以允许从所述第二连接设备接收写响应。
     此时， 优选地， 即使在所述桥接器接收到所述第一连接设备的断开指令时， 所述桥 接器停止从所述第一连接设备发布写地址的情况下， 所述桥接器也可以发布正在突发传输 的写数据直到突发传输结束为止。
     另外， 优选地， 所述第二连接设备可以是在与所述第一连接设备的传输中发挥主 导作用的连接设备， 并且所述第一连接设备可以是对于与所述第二连接设备的传输被动地 操作的连接设备。 也就是说， 假设第二连接设备用作主设备， 并且第一连接设备用作从设备。 在这种 情况下， 优选地， 当所述桥接器接收到所述第一连接设备的断开指令时， 所述桥接器可以允 许从所述第二连接设备接收读地址， 并且可以将表示错误信息的固定值发送回所述第二连 接设备。
     另外， 优选地， 当所述桥接器接收到所述第一连接设备的断开指令时， 所述桥接器 可以允许从所述第二连接设备接收写地址， 并且可以将表示错误信息的固定值发送回所述 第二连接设备。
     另外， 优选地， 当所述桥接器接收到所述第一连接设备的断开指令时， 所述桥接器 可以将来自所述第一连接设备的信号箝位在预定电平。结果， 当第一连接设备从总线系统 断开时， 可以稳定信号。
     根据本公开的另一个实施例， 提供了一种用在总线系统中的桥接器电路， 所述总 线系统包括根据预定协议执行交换的第一连接设备和第二连接设备以及总线， 所述第一连 接设备和第二连接设备经由所述总线彼此连接， 其中所述桥接器插入在所述第一连接设备 和所述总线之间， 并且当接收到所述第一连接设备的断开指令时， 代之第一连接设备， 根据 预定协议执行与所述第二连接设备的交换。
     结果， 即使当第一连接设备从总线系统断开时， 也可以基于预定协议确保与第二 连接设备的联接。
     如上面所提出的那样， 根据本公开的实施例， 可以提供这样的出色效果 ： 在总线系 统中， 分离处理的执行中的连接设备可以在不引起故障的情况下从总线系统断开。
     附图说明
     图 1 是示出根据本公开第一实施例的总线系统的整体配置的框图 ；
     图 2 是示出根据本公开第一实施例的总线系统中主设备协议联接部分的配置的框图 ； 图 3 是示出 AXI( 高级扩展接口 ) 协议中构成读地址通道的信号的图 ；
     图 4 是示出 AXI 协议中构成读数据通道的信号的图 ；
     图 5 是示出 AXI 协议中构成写地址通道的信号的图 ；
     图 6 是示出 AXI 协议中构成写数据通道的信号的图 ；
     图 7 是示出 AXI 协议中构成写响应通道的信号的图 ；
     图 8 是示出根据本公开第一实施例的总线系统中主设备读联接部分的电路图 ；
     图 9 是示出根据本公开第一实施例的总线系统中有关复位优先级 SR 触发器的操 作的真值表的图 ；
     图 10 是示出根据本公开第一实施例的总线系统中主设备写联接部分的配置的电 路图 ；
     图 11A 和 11B 分别是示出根据本公开第一实施例的总线系统中 FIFO( 先入先出 ) 操作的框图和图 ；
     图 12 是示出根据本公开第一实施例的总线系统中从设备协议联接部分的配置的 框图 ；
     图 13 是示出根据本公开第一实施例的总线系统中从设备读联接部分的配置的电 路图 ；
     图 14 是示出 AXI 协议中读响应 PRESP 信号和写响应 BRESP 信号的意义的图 ；
     图 15 是示出根据本公开第一实施例的总线系统中从设备写联接部分的配置的电 路图 ；
     图 16 是示出根据本公开第二实施例的总线系统的整体配置的框图 ；
     图 17 是示出根据本公开第二实施例的总线系统中主设备断开桥接器的配置的框 图；
     图 18 是示出根据本公开第二实施例的总线系统中从设备断开桥接器的配置的框 图； 以及
     图 19A 和 19B 分别是示出根据本公开第二实施例的总线系统中高箝位电路和低箝 位电路的配置的电路图。
     具体实施方式
     下文参照附图详细描述本公开的实施例。要注意的是， 下面根据以下顺序给出描 述：
     1. 第一实施例 ( 未假设断开阶段中的信号箝位的情况 ) ； 以及
     2. 第二实施例 ( 假设断开阶段中的信号箝位的情况 )。
     1. 第一实施例
     [ 总线系统的整体配置 ]
     图 1 是示出根据本公开第一实施例的总线系统的整体配置的框图。在总线系统 中， 多个连接设备连接到用作总线的互连 300。将多个连接设备分类为 M 个主设备 100 和 S 个从设备 200。主设备 100 是在数据传输中发挥主导作用的连接设备。此外， 从设备 200 是 被动地操作的设备。要注意的是， M 和 S 是整数， 其每一个均等于或大于 1。在本公开的第一实施例中， 主设备断开桥接器 400 相应地连接在互连 300 和主设 备 100 之间。此外， 从设备断开桥接器 500 相应地连接在互连 300 和从设备 200 之间。每 一个主设备断开桥接器 400 均包括主设备协议联接部分 401。主设备协议联接部分 401 在 与其连接的主设备 100 从总线系统断开时确保关于总线协议的联接 (coherency)。每一个 从设备断开桥接器 500 均包括从设备协议联接部分 501。从设备协议联接部分 501 在与其 连接的从设备 200 从总线系统断开时确保关于总线协议的联接。
     彼此独立的主设备断开信号 409 相应地输入到主设备断开桥接器 400。 此外， 分别 与主设备断开信号 409 之一对应的主设备 100 从总线系统断开。也就是说， 主设备断开信 号 409 由 M 个信号构成。同样地， 彼此独立的从设备断开信号 509 对应地输入到从设备断 开桥接器 500。此外， 相应地与从设备断开信号 509 之一对应的从设备 200 从总线系统断 开。也就是说， 从设备断开信号 509 由 S 个信号构成。基于主设备断开信号 409 和从设备 断开信号 509 的断开指令可以通过互连 300 中挂起的检测而触发， 或者可以通过用户输入 的操作而触发。主设备断开信号 409 和从设备断开信号 509 的转换时刻可以是任意时刻， 由此不需要考虑与其它信号的同步。
     要注意的是， 主设备 100 是本公开的第一或第二连接设备的示例。另外， 从设备 200 是本公开的第二或第一连接设备的示例。另外， 互连 300 是本公开的总线的示例。此 外， 每一个主设备断开桥接器 400 和从设备断开桥接器 500 是本公开的桥接器的示例。 [ 主设备协议联接部分的配置 ]
     图 2 是示出在本公开第一实施例中主设备协议联接部分 401 的配置的框图。主设 备协议联接部分 401 包括主设备读联接部分 410 和主设备写联接部分 450。将公共主设备 断开信号 409 输入到主设备写联接部分 450 和主设备读联接部分 410 的每一个。
     主设备读联接部分 410 用以在对应主设备 100 的读操作期间对应的主设备 100 从 总线系统断开时确保关于协议的联接。在这种情况下， 将高级扩展接口 (AXI) 协议假设为 ( 分离处理 ) 总线的典型示例， 经由所述总线， 数据传输的请求和实际数据传输彼此独立地 受到控制。在 AXI 协议中， 准备读地址通道和读数据通道作为读操作的路径。当将其中包 含读地址的请求经由读地址通道从主设备 100 传送到从设备 200 时， 响应于该请求， 将读数 据经由读数据通道从从设备 200 传送到主设备 100。
     主设备写联接部分 450 用以在对应主设备 100 的写操作期间对应的主设备 100 从 总线系统断开时确保关于协议的联接。在 AXI 协议中， 准备写地址通道、 写数据通道和写响 应通道作为用于写操作的路径。当将写请求经由写地址通道和写数据通道二者从主设备 100 传送到从设备 200 时， 响应于写请求， 在从设备 200 中执行写操作。 此外， 将写操作的结 果经由写响应通道从从设备 200 传送到主设备 100。
     在 AXI 协议中， 当在各个通道中声明 (assert) 有效信号 VALD 和准备 (ready) 信 号 READY 二者时执行信息的传输 ( 例如， 数据传送 )。例如， 在读地址通道的情况下， 作为 传输源的主设备 100 设置读地址等， 并将有效信号 ARVALID 声明为 “1” 。此时， 作为接收侧 的从设备 200 在变为可接收的时刻处将准备信号 ARREADY 声明为 “1” 。结果， 当有效信号 ARVALID 和准备信号 ARREADY 二者被设置为 “1” 时， 发送读地址等。
     尽管稍后将描述通道的细节， 但是关于通道的信号名称， 将 “S_” 作为前缀添加到 从主设备 100 侧连接到从设备 200 侧的信号。此外， 将 “M_” 作为前缀添加到从从设备 200
     侧连接到主设备 100 侧的信号。另外， 将 “AR” 、 “R” 、 “AW” 、 “W” 和 “B” 分别添加到读地址通 道、 读数据通道、 写地址通道、 写数据通道和写响应通道， 以便跟在所述前缀之后。另外， 在 图 2 中， 有效信号 VALID 和准备信号 READY 以外的信号统一地由标记 “*” 表示。此外， 实线 箭头指示有效和发送信息的方向， 并且虚线箭头指示准备信号的方向。
     [AXI 协议中的通道构成 ]
     图 3 是示出 AXI 协议中构成读地址通道的信号的图。读地址通道是通过其将读 地址从主设备 100 发送到从设备 200 的通道。读地址通道由读地址标识符、 读地址、 突发 (burst) 长度、 突发大小、 突发类型、 锁定 (lock) 类型、 高速缓存类型、 保护类型、 读地址有 效和读地址准备的信号构成。对于这些信号， 仅读地址准备是从从设备 200 发送的信号， 并 且读地址准备以外的信号是从主设备 100 发送的信号。
     读地址标识符 ARID[3:0] 是用于标识信号的读地址组的 4 位标签。 在 AXI 协议中， 在主设备发布处理时请求从设备维持顺序关系的情况下， 添加相同的标识符。 换言之， 在具 有不同标识符的处理之中， 不保证维持顺序关系。
     读地址 ARADDR[31:0] 是变为读对象的 32 位地址， 并且是表示突发传输中初始地 址的信号。 突发长度 ARLEN[3:0] 是表示突发传输中数据数量的 4 位信号。将 “1” 到 “16” 中 的任一个的数据数量编码为要示出的 4 位。
     突发大小 ARSIZE[2:0] 是表示突发传输中每一次的传输大小的 3 位信号。 将 “20” 、 1 2 3 4 5 6 7 “2 ” 、 “2 ” 、 “2 ” 、 “2 ” 、 “2 ” 、 “2 ” 和 “2 ” 中的任一个的传输大小编码为要示出的 3 位。
     突发类型 ARBURST[1:0] 是表示针对突发传输的地址计算的类型的 2 位信号。具 体地， 可以指定 FIFO 类型、 连续访问、 高速缓存线的任意类型。
     锁定类型 ARLOCK[1:0] 是表示原子访问 (atomic access) 的信息的 2 位信号。具 体地， 可以指定正常访问、 排它访问和带有锁定的访问的任意类型。
     高速缓存类型 ARCACHE[3:0] 是表示高速缓存器的控制所需的信息的 4 位信号。 具 体地， 示出了关于高速缓存是否可能、 写入 (write through) 或写回等的控制信息。
     保护类型 ARPROT[2:0] 是表示保护控制所需的信息的 3 位信号。具体地， 可以指 定特许访问、 不安全访问和指令访问的保护级别。
     读地址有效 ARVALID 是表示地址和控制信号的有效性的有效信号。读地址准备 ARREADY 是表示从设备 200 是否处于能够接收地址和控制信号的状态的准备信号。如上所 述， 当声明了读地址有效 ARVALID 和读地址准备 ARREADY 二者时， 传送地址和控制信号。
     图 4 是示出 AXI 协议中构成读数据通道的信号的图。读数据通道是通过其将读数 据从从设备 200 传送到主设备 100 的通道。 读数据通道由读标识符标签、 读数据、 读响应、 读 最后、 读有效和读准备的信号构成。对于这些信号， 仅读准备是从主设备 100 发送的信号， 读准备以外的信号是从从设备 200 发送的信号。
     读标识符标签 RID[3:0] 是用于标识信号的读数据组的 4 位标签。读标识符标签 RID[3:0] 在从设备中产生， 由此需要与读地址标识符 ARID[3:0] 相适合。
     读数据 RDATA[31:0] 是基于读处理从从设备 200 发送的读数据。尽管在这种情况 下， 假设具有 32 位宽的读数据总线， 但是读数据 RDATA 的位宽依据读数据总线宽度而改变。 读数据总线具有 8、 16、 32、 64、 128、 256、 512 和 1024 的任一个的位宽。
     读响应 RRESP[1:0] 是表示基于读处理的数据传输的状态的 2 位信号。稍后将描 述信号内容的细节。
     读 最 后 RLAST 是 表 示 关 注 的 数 据 传 输 是 读 处 理 中 最 后 的 数 据 传 输 的 效 果 (effect) 的信号。
     读有效 RVALID 是表示所请求的读数据的有效性的有效信号。读准备 PREADY 是 表示主设备 100 是否处于能够接收读数据的状态的准备信号。如上所述， 当声明了读有效 RVALID 和读准备 RREADY 二者时， 传送读数据。
     图 5 是示出 AXI 协议中构成写地址通道的信号的图。写地址通道是通过其将写地 址从主设备 100 发送到从设备 200 的通道。 写地址通道由写地址标识符、 写地址、 突发长度、 突发大小、 突发类型、 锁定类型、 高速缓存类型、 保护类型、 写地址有效和写地址准备的信号 构成。对于这些信号， 仅写地址准备是从从设备 200 发送的信号， 写地址准备以外的信号是 从主设备 100 发送的信号。
     写 地 址 标 识 符 AWID[3:0] 是 用 于 标 识 信 号 的 写 地 址 组 的 4 位 标 签。 写 地 址 AWADDR[31:0] 是成为写的对象的 32 位地址。此外， 写地址 AWADDR[31:0] 是表示突发传输 中初始地址的信号。 突发长度 AWLEN[3:0] 是表示用于突发传输的数据的数量的 4 位信号。突发大小 AWSIZE[2:0] 是表示突发传输的每一次的传输大小的 3 位信号。 突发类型 AWBURST[1:0] 是 表示突发传输的地址计算的类型的 2 位信号。锁定类型 AWLOCK[1:0] 是表示原子访问的信 息的 2 位信号。高速缓存类型 AWCACHE[3:0] 是表示高速缓存器的控制所需的信息的 4 位 信号。此外， 保护类型 AWPROT[2:0] 是表示保护控制所需的信息的 3 位信号。这些信号基 本上与读地址通道的情况下的那些相同。
     写地址有效 AWVALID 是表示地址和控制信号的有效性的有效信号。写地址准备 AWREADY 是表示从设备 200 是否处于能够接收地址和控制信号的状态的准备信号。如上所 述， 当声明了写有效 AWVALID 和写地址准备 AWREADY 二者时， 传送地址和控制信号二者。
     图 6 是示出 AXI 协议中构成写数据通道的信号的图。写数据通道是通过其将写数 据从主设备 100 传送到从设备 200 的通道。 写数据通道由写标识符标签、 写数据、 写选通、 最 后写、 写有效和写准备的信号构成。对于这些信号， 仅写准备是从从设备 200 发送的信号。 写准备以外的信号是从主设备 100 发送的信号。
     写标识符标签 WID[3:0] 是用于标识信号的写数据组的 4 位标签。写标识符标签 WID[3:0] 需要与写地址标识符 AWID[3:0] 相适合。
     写数据 WDATA[31:0] 是基于写处理的对于从设备 200 的写数据。尽管在这种情况 下， 假设具有 32 位宽的写数据总线， 但是写数据 WDATA 的位宽依据读数据总线宽度而改变。 写数据总线具有 8、 16、 32、 64、 128、 256、 512 和 1024 的任一个的位宽。
     写选通 WSTRB[3:0] 是表示要在从设备 200 的存储器中更新的字节的位置的 4 位 信号。每 8 位写数据总线分配写选通 WSTRB[3:0] 的 1 位。也就是说， 写选通 WSTRB[i] 对 应于 WDATA[(8×i)+7:(8×i)]。
     写最后 WLAST 是表示关注的数据传输是写处理中最终的数据传输的效果的信号。
     写有效 WVALID 是表示写数据的有效性的有效信号。写准备 WREADY 是表示从设备 200 是否处于能够接收写数据的状态的准备信号。如上所述， 当声明了写有效 WVALID 和写
     准备 WREADY 二者时， 传输写数据。
     图 7 是示出 AXI 协议中构成写响应通道的信号的图。写响应通道是通过其将写处 理的结果从从设备 200 发送到主设备 100 的通道。写响应通道由响应标识符、 写响应、 写响 应有效和响应准备的信号构成。对于这些信号， 仅响应准备是从主设备 100 发送的信号， 并 且响应准备以外的信号是从从设备 200 发送的信号。
     响应标识符 BID[3:0] 是用于标识写响应的 4 位标签。响应标识符 BID[3:0] 需要 与地址标识符 AWID[3:0] 相适合。
     写响应 BRESP[1:0] 是表示基于写处理的数据传输的状态的 2 位信号。稍后将描 述信号内容的细节。
     写响应有效 BVALID 是表示写响应的有效性的有效信号。响应准备 BREADY 是表示 主设备 100 是否处于能够接收写响应的状态的准备信号。如上所述， 当声明了写响应有效 BVALID 和响应准备 BREADY 二者时， 发送写响应。
     [ 主设备读联接部分的配置 ]
     图 8 是示出本公开的第一实施例中主设备读联接部分 410 的配置的电路图。主设 备读联接部分 410 包括多路复用器 411 和 412、 复位优先级 SR 触发器 421 和 OR 门 422。
     每一个多路复用器 411 和 412 根据主设备断开信号 409 选择输入信号的任意一 个， 并输出由此选择的输入信号。当主设备断开信号 409 表示非断开 ( 例如， “0” ) 时， 多路 复用器 411 输出读地址有效 S_ARVALID， 而当主设备断开信号 409 表示断开 ( 例如， “1” ) 时， 输出恒定值 “0” 。将来自多路复用器 411 的输出信号 ( 即， 读地址有效 S_ARVALID 或恒 定值 “0” ) 输入到复位优先级 SR 触发器 421 的输入端以及 OR 门 422 的两个输入端之一的 每一个。当主设备断开信号 409 表示非断开时， 多路复用器 412 输出读准备 S_RREADY 信 号， 而当主设备断开信号 409 表示断开时， 输出恒定值 “1” 。将来自多路复用器 412 的输出 信号 ( 即， 读准备 S_RREADY 信号或恒定值 “1” ) 作为读准备 M_RREADY 信号输出。
     复位优先级 SR 触发器 421 是这样的触发器 ： 其在声明了置位输入 S 时在下一周期 中置位， 而在声明了复位输入 R 时在下一周期中复位。当同时声明置位输入 S 和复位输入 R 时， 比置位输入 S 优先地声明复位输入 R， 然后复位输入 R 在下一周期中复位。当置位输 入 S 和复位输入 R 都未声明时， 下一周期中的输出信号 Q[t] 原样表示刚好在输出信号 Q[t] 之前的输出信号 Q[t-1]。 图 9 是示出在本公开的第一实施例中， 关于复位优先级 SR 触发器 421 的操作的真值表的图。将来自复位优先级 SR 触发器 421 的输出信号输入到 OR 门 422 的两个输入端之一。
     OR 门 422 是对于来自多路复用器 411 的输出信号和来自复位优先级 SR 触发器 421 的输出信号执行逻辑和 (OR) 运算操作的逻辑门。将来自 OR 门 422 的输出信号作为读地址 有效 M_ARVALID 信号输出。
     [ 主设备读联接部分的操作 ]
     在读地址通道中， 读地址有效 S_ARVALID 信号变为由多路复用器 411 进行的切换 的对象。然而， 读地址通道对于读地址有效 S_ARVALID 信号以外的其它信号是透明的， 因此 其它信号按照原样通过读地址通道。要注意的是， 在图 8 中， 读地址有效 ARVALID 信号和读 * 地址准备 ARREADY 信号以外的信号统一地由 AR 表示。
     在读数据通道中， 读准备 S_RREADY 信号变为由多路复用器 412 进行的切换的对象。然而， 读数据通道对于读准备 S_RREADY 信号以外的其它信号是透明的， 因此其它信号 按照原样通过读数据通道。要注意的是， 在图 8 中， 读有效 RVALID 信号和读准备 RREADY 信 * 号以外的信号统一地由 R 表示。
     当主设备断开信号 409 表示断开时， 多路复用器 411 和 412 分别输出 “0” 和 “1” 作为固定值。结果， 获得了与当读地址有效 S_ARVALID 信号变为 “0” 时的状态相同的状态， 并且主设备 100 就像它通常停止读地址的发布那样动作。然而， 对于 AXI 协议的规则， 当一 旦将 VALID 信号声明为 “1” 时， 禁止 VALID 信号返回到 “0” 直到接收到 READY 信号以建立 传输操作。然后， 使用复位优先级 SR 触发器 421， 由此消除了在将读地址有效 M_ARVALID 信号保持在 “1” 且将读地址准备 M_ARREADY 信号保持在 “0” 的状态下声明主设备断开信号 409 以表示断开时的不便。也就是说， 在这种情况下， 将 M_ARVALID 信号保持在 “1” 直到 M_ ARREADY 信号已经变为 “1” 为止。结果， 即使当主设备断开信号 409 表示断开时， 也在读地 址通道中保证了正常的 AXI 协议。另外， 在读数据通道中， 当主设备断开信号 409 表示断开 时， 获得了与当读准备 S_PREADY 信号变为 “1” 时的状态相同的状态， 因此主设备 100 就像 它可以通常接收读数据那样动作。
     总之， 当主设备断开信号 409 表示断开时， 主设备读联接部分 410 停止向互连 300 发布读地址， 对于先前发布的读地址接收所有读数据， 并且丢弃由此接收的所有读数据。 此 时， 在改变主设备断开信号 409 以便示出从非断开到连接的表示之前和之后， AXI 协议在其 正确性保持的情况下被接管 (takeover)。 [ 主设备写联接部分的配置 ]
     图 10 是示出本公开的第一实施例中主设备写联接部分 450 的配置的电路图。主 设备写联接部分 450 包括多路复用器 451 到 454、 FIFO 601、 AND 门 461 到 466、 复位优先级 SR 触发器 471、 OR 门 472、 计数器 481 和比较器 482。
     多路复用器 451 到 454 的每一个用以根据主设备断开信号 409 选择输入信号的任 意一个， 并输出由此选择的输入信号。 当主设备断开信号 409 表示非断开 ( 例如， “0” ) 时， 多 路复用器 451 输出写地址有效 S_AWVALID 信号， 而当主设备断开信号 409 表示断开 ( 例如， “1” ) 时， 输出恒定值 “0” 。将来自多路复用器 451 的输出信号 ( 即， 写地址有效 S_AWVALID 信号或恒定值 “0” ) 输入到复位优先级 SR 触发器 471 的 S 输入端以及 OR 门 472 的两个输 入端之一的每一个。
     当主设备断开信号 409 表示非断开时， 多路复用器 452 输出写有效 S_WVALID 信 号， 而当主设备断开信号 409 表示断开时， 输出恒定值 “1” 。将来自多路复用器 452 的输出 信号 ( 即， 写有效 S_WVALID 信号或恒定值 “1” ) 输入到 AND 门 466 的两个输入端之一。
     当主设备断开信号 409 表示非断开时， 多路复用器 453 按照原样输出写数据通道 的写有效 S_WVALID 信号和写准备 S_WREADY 信号以外的信号 S_W*。另一方面， 当主设备断 * 开信号 409 表示断开时， 多路复用器 453 关断信号 S_W 的所有 4 位写选通 WSTRB[3:0]， 并 输出由此关断的 4 位信号。将来自多路复用器 453 的输出信号作为写数据通道的写地址有 效 M_WVALID 信号、 写准备 M_WREADY 信号和写最后 M_WLAST 信号以外的信号 M_W* 输出。
     当主设备断开信号 409 表示非断开时， 多路复用器 454 输出响应准备 S_BREADY 信 号， 而当主设备断开信号 409 表示断开时， 输出恒定值 “1” 。将来自多路复用器 454 的输出 信号作为写响应通道的响应有效 M_BVALID 信号和响应准备 M_BREADY 信号以外的信号 M B*
     输出。 FIFO 601 是利用先入先出 (FIFO) 系统的缓冲器。就像图 11A 中的 FIFO600 那样， 将 FIFO 601 的各端子分为数据输入侧和数据输出侧。也就是说， 在数据输入侧， 在声明推 输入端 PUSH 的信号的时刻引进数据输入端 DIN 的数据。 READY 信号示出了维持有效性直到 FIFO 600 的容量填满为止的效果。在数据输出侧， 在声明输入端 POP 的信号的时刻从数据 输出端 DOUT 取出数据。以 FIFO 的顺序开头 (head) 数据持续地从数据输出端 DOUT 输出， 直到取出数据为止。 VALID 输出信号示出了当在 FIFO 600 内保存至少一个数据时维持有效 性的效果。FIFO 601 包括至少一项， 并在每一项中保存写地址通道的突发长度 S_AWLEN 信 号。FIFO 601 中保存的项数一般通过考虑优秀的写地址通道的数量而加以确定。
     在图 11B 所示的 FIFO 600 的操作中， 在时刻 t0 处， FIFO 600 处于空状态， READY 输出信号是 “1” ， 并且 VALID 输出信号是 “0” 。当在时刻 t1 将数据 A 推入输入端 DIN 时， 在 时刻 t2， 数据 A 开始输出到输出端 DOUT。由于在时刻 t2 不弹出数据， 因此同样在时刻 t3 将数据 A 连续地输出到输出端 DOUT。时刻 t5 的推 (push) 导致保存数据的数量在时刻 t6 变为 4， 并且 READY 输出信号变为 “0” 。时刻 t6 的弹出导致 READY 输出信号在时刻 t7 再次 变为 “1” 。此外， 连续地执行弹出， 由此 FIFO 600 变为空， 从而在时刻 t10， VALID 输出信号 变为 “1” 。
     复位优先级 SR 触发器 471 是这样的触发器 ： 其在声明了置位输出信号 S 时在下一 周期中置位， 而在声明了复位输入信号 R 时在下一周期中复位。OR 门 472 是对于来自多路 复用器 451 的输出信号和来自复位优先级 SR 触发器 471 的输出信号执行逻辑和 (OR) 运算 操作的逻辑门。复位优先级 SR 触发器 471 和 OR 门 472 的功能与之前参照图 8 描述的复位 优先级 SR 触发器 421 和 OR 门 422 的那些功能相同。
     计数器 481 是这样的突发传输频率计数器 ： 其在突发传输开始之前复位到 “0” ， 并 且每当执行突发传输时逐一递增。比较器 482 用以相互比较来自计数器 481 的输出信号和 来自 FIFO 601 的数据输出信号 DOUT( 即， 突发长度 AWLEN)。将来自比较器 482 的输出信号 作为最后写 M_LAST 输出。也就是说， 由计数器 481 和比较器 482 来检测突发传输中最终数 据的时序。要注意的是， 计数器 481 复位的时刻可以设置到突发传输的开始阶段， 或者可以 在最后突发传输中检测到最终数据时设置。
     AND 门 461 对于来自 FIFO 601 的 READY 输出信号和写地址通道的写地址准备 M_ AWREADY 信号执行逻辑积 (AND) 运算操作。将来自 AND 门 461 的输出信号作为写地址通道 的写地址准备 S_AWREADY 信号输出。也就是说， 以这种方式控制 AND 门 461 ： 仅当来自 FIFO 601 的 READY 输出信号示出有效性时， 写地址准备 S_AWREADY 信号表示 “能够被接收的状 态” 。
     AND 门 462 对于来自多路复用器 451 的输出信号和写地址通道的写地址准备 S_ AWREADY 信号执行 AND 运算操作。将来自 AND 门 462 的输出信号输出到 FIFO 601 的输入端 PUSH。也就是说， 以这种方式控制 AND 门 462 ： 当建立写地址通道中的传输时， 在 FIFO 601 中取回写地址通道的突发长度 S_AWLEN[3:0]。
     AND 门 463 对于来自 OR 门 472 的输出信号和来自 FIFO 601 的 READY 输出信号执 行 AND 运算操作。将来自 AND 门 463 的输出信号作为写地址有效 M_AWVALID 信号输出。也 就是说， 以这种方式控制 AND 门 463 ： 仅当在 FIFO 601 中剩有自由空间时， 写地址有效 M_
     AWVALID 信号变为有效。
     AND 门 464 对于来自 FIFO 601 的 VALID 输出信号和写准备 M_WREADY 信号执行 AND 运算操作。将来自 AND 门 464 的输出信号作为写准备 S_WREADY 信号输出。也就是说， 以这 种方式控制 AND 门 464 ： 仅当在 FIFO 601 中保存有效数据时， 声明写准备 S_WREADY 信号。
     AND 门 465 对于来自 AND 门 466 的输出信号、 来自比较器 482 的输出信号和写准备 M_WREADY 信号执行 AND 运算操作。将来自 AND 门 465 的输出信号输出到 FIFO 601 的输入 端 POP。也就是说， 以这种方式控制 AND 门 465 ： 当传送突发传输中的最后数据 ( 最后的拍 (beat)) 时， 取出 FIFO 601 中保存的开头数据 ( 突发长度 AWLEN[3:0])。
     AND 门 466 对于来自多路复用器 452 的输出信号和来自 FIFO 601 的 VALID 输出 信号执行 AND 运算操作。来自 AND 门 466 的输出信号作为写有效 M_WVALID 信号输出。也 就是说， 以这种方式控制 AND 门 466 ： 仅当在 FIFO 601 中保存有效数据时， 声明写有效 M_ WVALID 信号。
     现在将针对写断开信号表示非断开的情况给出描述。对于写地址有效 AWVALID 信 号和写地址准备 AWREADY 信号以外的信号 AW* 来说， 写地址通道是透明的， 由此信号 AW* 按 照原样经过写地址通道。当建立传输时， 即当声明写地址有效 AWVALID 信号和写地址准备 AWREADY 信号二者时， 在 FIFO 601 中取回突发长度 S_AWLEN。当在 FIFO 601 中变得缺少自 由空间时， 将写地址有效 AWVALID 信号和写地址准备 AWREADY 信号二者取消声明至 “0” ， 由 此禁止写地址通道传输的建立， 直到在 FIFO 601 中开始出现自由空间为止。 对于写有效 WVALID 信号和写准备 WREADY 信号以外的信号 W* 来说， 写数据通道也 * * 是透明的， 由此信号 W 按照原样经过写数据通道。当建立信号 W 的突发传输中最后数据的 传输时， 即当声明写有效 WVALID 信号、 写准备 WREADY 信号和写最后 WLAST 信号的全部时， 取出 FIFO 601 的开头中保存的突发长度 AWLEN。当 FIFO 601 为空时， 写有效 M_WVALID 和 写准备 S_WREADY 二者被取消声明， 并且禁止写数据的传输的建立， 直到输入有效项为止。
     当主设备断开信号表示断开时， 多路复用器 451 到 454 中的每一个均选择固定值 侧。写地址通道变为与当写地址有效 S_AWVALID 信号通过多路复用器 451 变为 “0” 时的状 态相同的状态。因此， 主设备 100 就像它通常停止写地址的发布那样动作。然而， 对于 AXI 协议的规则， 当一旦将 VALID 信号声明为 “1” 时， 禁止 VALID 信号返回到 “0” 直到接收 READY 信号以建立传输。然后， 与主设备读联接部分 410 的情况类似， 使用复位优先级 SR 触发器 471 和 OR 门 472 二者， 由此消除不便。也就是说， 在这种情况下， 将写地址有效 M_AWVALID 信号保持在 “1” ， 直到写地址准备 M_AWREADY 信号变为 “1” 为止。结果， 即使当主设备断开 信号 409 表示断开时， 在写地址通道中保证了正常的 AXI 协议。
     另外， 关于写数据通道， 通过多路复用器 452 将写有效 S_WVALID 信号固定到 “1” ， 并且通过多路复用器 453 将写数据通道的选通信号固定到 “0” 。结果， 主设备 100 就像它通 常在将写选通保持在 OFF 的状态下发布写处理那样动作， 而不论主设备 100 的状态如何。
     另外， 关于写响应通道， 通过多路复用器 454 将响应准备 S_BREADY 信号固定到 “1” 。结果， 主设备 100 就像它可以通常地接收写响应那样动作， 而不论主设备 100 的状态 如何。
     总之， 当主设备断开信号 409 表示断开时， 主设备写联接部分 450 停止向互连 300 发布写地址， 并在将写选通保持在 OFF 的状态下发布与之前发布的写地址对应的写数据。
     此外， 主设备写联接部分 450 接收所有的写响应， 并丢弃由此接收到的所有写响应。此时， 在改变主设备断开信号 409 以便示出从非断开到连接的表示之前和之后， AXI 协议在其正 确性保持的情况下被接管。
     [ 从设备协议联接部分的配置 ]
     图 12 是示出在根据本公开的第一实施例中， 从设备协议联接部分 501 的配置的框 图。从设备协议联接部分 501 包括从设备读联接部分 510 和从设备写联接部分 550。将公 共的从设备断开信号 509 输入到从设备读联接部分 510 和从设备写联接部分 550。
     从设备读联接部分 510 用以当对应从设备 200 的读操作期间， 断开对应从设备 200 时， 确保关于协议的联接。如上所述， 在 AXI 协议中， 准备读地址通道和读数据通道作为读 操作的路径， 并且从设备读联接部分 510 确保了读地址通道和读数据通道之间的联接。
     从设备写联接部分 550 用以当对应从设备 200 的写操作期间， 断开对应从设备 200 时， 确保关于协议的联接。如上所述， 在 AXI 协议中， 准备写地址通道和写数据通道作为写 操作的路径， 并且从设备写联接部分 550 确保了写地址通道和写数据通道之间的联接。
     [ 从设备读联接部分的配置 ]
     图 13 是示出在本公开的第一实施例中， 从设备读联接部分 510 的配置的电路图。 从设备读联接部分 510 包括多路复用器 511 到 513、 AND 门 521 到 526、 FIFO 602、 计数器 531 和比较器 532。
     每一个多路复用器 511 到 513 根据从设备断开信号 509 选择任意一个输入信号， 并输出由此选择的输入信号。当从设备断开信号 509 表示非断开 ( 例如， “0” ) 时， 多路复 用器 511 输出读地址准备 M_ARREADY 信号， 而当从设备断开信号 509 表示断开 ( 例如， “1” ) 时输出恒定值 “1” 。将来自多路复用器 511 的输出信号 ( 即， 读地址准备 M_ARREADY 信号或 恒定值 “1” ) 输入到 AND 门 521 的两个输入端之一。
     当从设备断开信号 509 表示非断开时， 多路复用器 512 输出读有效 M_RVALID 信 号， 而当从设备断开信号 509 表示断开时， 输出恒定值 “1” 。将来自多路复用器 512 的输出 信号 ( 即， 读有效 M_RVALID 信号或恒定值 “1” ) 输入到 AND 门 524 的两个输入端之一。
     当从设备断开信号 509 表示非断开时， 多路复用器 513 按照原样输出读数据通道 的读有效 M_RVALID 信号和读准备 M_RREADY 信号以外的信号 M_R*。 另一方面， 当从设备断开 * 信号 509 表示断开时， 以其示出了关于信号 M_R 的读响应 RRESP[1:0] 信号的错误响应的这 种方式设置多路复用器 513。图 14 是示出 AXI 协议中读响应 RRESP 信号和写响应 BRESP 信 号的意义的图。根据图 14 中所示的意义， 当正常地完成通常访问时， 读响应 RRESP[1:0] 信 号表示 “00” 。当正常地完成排它访问时， 读响应 RRESP[1:0] 信号表示 “01” 。当从设备 200 中出现错误时， 读响应 RRESP[1:0] 信号表示 “10” 。另外， 当出现解码错误 ( 如， 地址的不正 确 ) 时， 读响应 RRESP[1:0] 信号表示 “11” 。在本公开的第一实施例中， 当从设备断开信号 509 表示断开时， 在多路复用器 513 中将意味着错误响应的 “10” 设置为读响应 RRESP[1:0]。
     FIFO 602 是利用 FIFO 系统的缓冲器， 与 FIFO 601 的情况类似， FIFO 602 具有图 11A 和 11B 所示的 FIFO 600 的功能。FIFO 602 包括至少一项， 并且在每一项中保存读地址 通道的读地址标识符 S_ARID 信号和突发长度 S_ARLEN 信号。将 FIFO 602 中保存的突发长 度 ARLEN 输出到比较器 532 的两个输入端之一， 并且将读地址标识符 ARID 作为读标识符 S_ RID 输出。FIFO 602 中保存的项数一般通过考虑优秀的读地址通道的数量而加以确定。计数器 531 是这样的突发传输频率计数器 ： 其在突发传输开始之前复位到 “0” ， 并 且每当执行突发传输时逐一递增。
     比较器 532 相互比较来自计数器 531 的输出信号和来自 FIFO 601 的数据输出信 号 DOUT 的突发长度 ARLEN。将来自比较器 532 的输出信号作为读最后 S_RLAST 输出。也 就是说， 由计数器 531 和比较器 532 检测突发传输中最终数据的时序。要注意的是， 计数器 531 复位的时刻可以设置到突发传输的开始的阶段， 或者可以在最后突发传输中检测到最 终数据时设置。
     AND 门 521 对于来自多路复用器 511 的输出信号和来自 FIFO 602 的 READY 输出信 号执行逻辑积 (AND) 运算操作。将来自 AND 门 521 的输出信号作为读地址准备 S_ARREADY 信号输出。也就是说， 以这种方式控制 AND 门 521 ： 仅当来自 FIFO 602 的 READY 输出信号 示出有效性时， 读地址准备 S_ARREADY 信号表示 “能够被接收的状态” 。
     AND 门 522 对于读地址有效 S_ARVALID 信号和读地址准备 S_ARREADY 信号执行 AND 运算操作。将来自 AND 门 522 的输出信号输入到 FIFO 602 的输入端 PUSH。也就是说， 以这 种方式控制 AND 门 522 ： 当读地址有效 S_ARVALID 信号和读地址准备 S_ARREADY 信号二者 被声明以发送读地址时， 在 FIFO 602 中取回读地址的读地址标识符 S_ARID 信号和突发长 度 S_ARLEN 信号二者。
     AND 门 523 对于来自 FIFO 602 的 READY 输出信号和读地址有效 S_ARVALID 信号执 行 AND 运算操作。将来自 AND 门 523 的输出信号作为读地址有效 M_ARVALID 信号输出。也 就是说， 以这种方式控制 AND 门 523 ： 仅当在 FIFO 602 中剩下自由空间时， 声明读地址有效 M_ARVALID。
     AND 门 524 对于来自多路复用器 512 的输出信号和来自 FIFO 602 的 VALID 输出信 号执行 AND 运算操作。将来自 AND 门 524 的输出信号作为读有效 S_RVALID 信号输出。也 就是说， 以这种方式控制 AND 门 524 ： 仅当在 FIFO 602 中保存有效数据时， 声明读有效 S_ RVALID 信号。
     AND 门 525 对于读有效 S_RVALID 信号、 读准备 S_RREADY 信号和来自比较器 532 的 输出信号执行 AND 运算操作。 将来自 AND 门 525 的输出信号输出到 FIFO 602 的输入端 POP。 也就是说， 以这种方式控制 AND 门 525 ： 当传送突发传输中的最后数据 ( 最后的拍 ) 时， 取 出 FIFO 602 中保存的开头数据 ( 读地址标识符 ARID[3:0] 和突发长度 AWLEN[3:0])。
     AND 门 526 对于读准备 S_RREADY 信号和来自 FIFO 602 的 VALID 输出信号执行 AND 运算操作。将来自 AND 门 526 的输出信号作为读准备 M_RREADY 信号输出。也就是说， 以这 种方式控制 AND 门 526 ： 仅当在 FIFO602 中保存有效数据时， 声明读准备 M_RREADY 信号。
     [ 从设备读联接部分的操作 ]
     现在将针对主设备断开信号表示非断开的情况给出描述。对于读地址有效 ARVALID 信号和读地址准备 ARREADY 信号以外的信号 AR* 来说， 读地址通道是透明的。因 * 此， 信号 AR 按照原样经过读地址通道。当建立传输时， 即当声明读地址有效 ARVALID 信号 和读地址准备 ARREADY 信号二者时， 在 FIFO 602 中取回读地址标识符 S_ARID 和突发长度 S_AWLEN 二者。当在 FIFO 602 中空项 (free entry) 变得不存在时， 通过 AND 门 521 和 523 将读地址准备 S_ARREADY 信号和读地址有效 M_ARVALID 信号二者取消声明到 “0” 。结果， 禁 止读地址通道中传输的建立， 直到在 FIFO 602 中空项变得存在为止。另外， 在读地址通道中， 将读地址标识符 M_ARID 设置到固定值， 或者删除读地址标识符 M_ARID 本身。结果， 读 * * 地址信号 AR 的读数据信号 R 依次 ( 按次序 ) 变得不可改变。
     在读数据通道中， 在从设备读联接部分 510 内产生读标识符 S_RID 和读最后 S_ RLAST 二者。 此外， 对于其它信号 R* 来说读数据通道是透明的。 当建立突发传输中最后数据 的传输时， 即当声明读有效 RVALID、 读准备 RREADY 和读最后 RLAST 的全部时， 从 FIFO 602 取出开头项的读地址标识符 ARID 和突发长度 ARLEN 二者。也就是说， 将在读地址通道中的 传输建立阶段中取回的读地址标识符 S_ARID 和突发长度 S_ARLEN 保存在 FIFO602 中， 直到 对应的突发传输结束的阶段为止。 将开头项输出到输出端 DOUT， 读地址标识符 ARID 变为读 标识符 S_RID， 并且使用突发长度 ARLEN 以检测数据突发最终数据。 当 FIFO 602 为空时， 将 读有效 S_RVALID 和读准备 M_RREADY 二者取消声明到 “0” ， 因此禁止读数据通道中传输的建 立， 直到取入有效项为止。
     侧连接到主设备 100 侧的信号。另外， 将 “AR” 、 “R” 、 “AW” 、 “W” 和 “B” 分别添加到读地址通 道、 读数据通道、 写地址通道、 写数据通道和写响应通道， 以便跟在所述前缀之后。另外， 在 图 2 中， 有效信号 VALID 和准备信号 READY 以外的信号统一地由标记 “*” 表示。此外， 实线 箭头指示有效和发送信息的方向， 并且虚线箭头指示准备信号的方向。
     [AXI 协议中的通道构成 ]
     图 3 是示出 AXI 协议中构成读地址通道的信号的图。读地址通道是通过其将读 地址从主设备 100 发送到从设备 200 的通道。读地址通道由读地址标识符、 读地址、 突发 (burst) 长度、 突发大小、 突发类型、 锁定 (lock) 类型、 高速缓存类型、 保护类型、 读地址有 效和读地址准备的信号构成。对于这些信号， 仅读地址准备是从从设备 200 发送的信号， 并 且读地址准备以外的信号是从主设备 100 发送的信号。
     读地址标识符 ARID[3:0] 是用于标识信号的读地址组的 4 位标签。 在 AXI 协议中， 在主设备发布处理时请求从设备维持顺序关系的情况下， 添加相同的标识符。 换言之， 在具 有不同标识符的处理之中， 不保证维持顺序关系。
     读地址 ARADDR[31:0] 是变为读对象的 32 位地址， 并且是表示突发传输中初始地 址的信号。 突发长度 ARLEN[3:0] 是表示突发传输中数据数量的 4 位信号。将 “1” 到 “16” 中 的任一个的数据数量编码为要示出的 4 位。
     突发大小 ARSIZE[2:0] 是表示突发传输中每一次的传输大小的 3 位信号。 将 “20” 、 1 2 3 4 5 6 7 “2 ” 、 “2 ” 、 “2 ” 、 “2 ” 、 “2 ” 、 “2 ” 和 “2 ” 中的任一个的传输大小编码为要示出的 3 位。
     突发类型 ARBURST[1:0] 是表示针对突发传输的地址计算的类型的 2 位信号。具 体地， 可以指定 FIFO 类型、 连续访问、 高速缓存线的任意类型。
     锁定类型 ARLOCK[1:0] 是表示原子访问 (atomic access) 的信息的 2 位信号。具 体地， 可以指定正常访问、 排它访问和带有锁定的访问的任意类型。
     高速缓存类型 ARCACHE[3:0] 是表示高速缓存器的控制所需的信息的 4 位信号。 具 体地， 示出了关于高速缓存是否可能、 写入 (write through) 或写回等的控制信息。
     保护类型 ARPROT[2:0] 是表示保护控制所需的信息的 3 位信号。具体地， 可以指 定特许访问、 不安全访问和指令访问的保护级别。
     读地址有效 ARVALID 是表示地址和控制信号的有效性的有效信号。读地址准备 ARREADY 是表示从设备 200 是否处于能够接收地址和控制信号的状态的准备信号。如上所 述， 当声明了读地址有效 ARVALID 和读地址准备 ARREADY 二者时， 传送地址和控制信号。
     图 4 是示出 AXI 协议中构成读数据通道的信号的图。读数据通道是通过其将读数 据从从设备 200 传送到主设备 100 的通道。 读数据通道由读标识符标签、 读数据、 读响应、 读 最后、 读有效和读准备的信号构成。对于这些信号， 仅读准备是从主设备 100 发送的信号， 读准备以外的信号是从从设备 200 发送的信号。
     读标识符标签 RID[3:0] 是用于标识信号的读数据组的 4 位标签。读标识符标签 RID[3:0] 在从设备中产生， 由此需要与读地址标识符 ARID[3:0] 相适合。
     读数据 RDATA[31:0] 是基于读处理从从设备 200 发送的读数据。尽管在这种情况 下， 假设具有 32 位宽的读数据总线， 但是读数据 RDATA 的位宽依据读数据总线宽度而改变。 读数据总线具有 8、 16、 32、 64、 128、 256、 512 和 1024 的任一个的位宽。
     读响应 RRESP[1:0] 是表示基于读处理的数据传输的状态的 2 位信号。稍后将描 述信号内容的细节。
     读 最 后 RLAST 是 表 示 关 注 的 数 据 传 输 是 读 处 理 中 最 后 的 数 据 传 输 的 效 果 (effect) 的信号。
     读有效 RVALID 是表示所请求的读数据的有效性的有效信号。读准备 PREADY 是 表示主设备 100 是否处于能够接收读数据的状态的准备信号。如上所述， 当声明了读有效 RVALID 和读准备 RREADY 二者时， 传送读数据。
     图 5 是示出 AXI 协议中构成写地址通道的信号的图。写地址通道是通过其将写地 址从主设备 100 发送到从设备 200 的通道。 写地址通道由写地址标识符、 写地址、 突发长度、 突发大小、 突发类型、 锁定类型、 高速缓存类型、 保护类型、 写地址有效和写地址准备的信号 构成。对于这些信号， 仅写地址准备是从从设备 200 发送的信号， 写地址准备以外的信号是 从主设备 100 发送的信号。
     写 地 址 标 识 符 AWID[3:0] 是 用 于 标 识 信 号 的 写 地 址 组 的 4 位 标 签。 写 地 址 AWADDR[31:0] 是成为写的对象的 32 位地址。此外， 写地址 AWADDR[31:0] 是表示突发传输 中初始地址的信号。 突发长度 AWLEN[3:0] 是表示用于突发传输的数据的数量的 4 位信号。突发大小 AWSIZE[2:0] 是表示突发传输的每一次的传输大小的 3 位信号。 突发类型 AWBURST[1:0] 是 表示突发传输的地址计算的类型的 2 位信号。锁定类型 AWLOCK[1:0] 是表示原子访问的信 息的 2 位信号。高速缓存类型 AWCACHE[3:0] 是表示高速缓存器的控制所需的信息的 4 位 信号。此外， 保护类型 AWPROT[2:0] 是表示保护控制所需的信息的 3 位信号。这些信号基 本上与读地址通道的情况下的那些相同。
     写地址有效 AWVALID 是表示地址和控制信号的有效性的有效信号。写地址准备 AWREADY 是表示从设备 200 是否处于能够接收地址和控制信号的状态的准备信号。如上所 述， 当声明了写有效 AWVALID 和写地址准备 AWREADY 二者时， 传送地址和控制信号二者。
     图 6 是示出 AXI 协议中构成写数据通道的信号的图。写数据通道是通过其将写数 据从主设备 100 传送到从设备 200 的通道。 写数据通道由写标识符标签、 写数据、 写选通、 最 后写、 写有效和写准备的信号构成。对于这些信号， 仅写准备是从从设备 200 发送的信号。 写准备以外的信号是从主设备 100 发送的信号。
     写标识符标签 WID[3:0] 是用于标识信号的写数据组的 4 位标签。写标识符标签 WID[3:0] 需要与写地址标识符 AWID[3:0] 相适合。
     写数据 WDATA[31:0] 是基于写处理的对于从设备 200 的写数据。尽管在这种情况 下， 假设具有 32 位宽的写数据总线， 但是写数据 WDATA 的位宽依据读数据总线宽度而改变。 写数据总线具有 8、 16、 32、 64、 128、 256、 512 和 1024 的任一个的位宽。
     写选通 WSTRB[3:0] 是表示要在从设备 200 的存储器中更新的字节的位置的 4 位 信号。每 8 位写数据总线分配写选通 WSTRB[3:0] 的 1 位。也就是说， 写选通 WSTRB[i] 对 应于 WDATA[(8×i)+7:(8×i)]。
     写最后 WLAST 是表示关注的数据传输是写处理中最终的数据传输的效果的信号。
     写有效 WVALID 是表示写数据的有效性的有效信号。写准备 WREADY 是表示从设备 200 是否处于能够接收写数据的状态的准备信号。如上所述， 当声明了写有效 WVALID 和写
     准备 WREADY 二者时， 传输写数据。
     图 7 是示出 AXI 协议中构成写响应通道的信号的图。写响应通道是通过其将写处 理的结果从从设备 200 发送到主设备 100 的通道。写响应通道由响应标识符、 写响应、 写响 应有效和响应准备的信号构成。对于这些信号， 仅响应准备是从主设备 100 发送的信号， 并 且响应准备以外的信号是从从设备 200 发送的信号。
     响应标识符 BID[3:0] 是用于标识写响应的 4 位标签。响应标识符 BID[3:0] 需要 与地址标识符 AWID[3:0] 相适合。
     写响应 BRESP[1:0] 是表示基于写处理的数据传输的状态的 2 位信号。稍后将描 述信号内容的细节。
     写响应有效 BVALID 是表示写响应的有效性的有效信号。响应准备 BREADY 是表示 主设备 100 是否处于能够接收写响应的状态的准备信号。如上所述， 当声明了写响应有效 BVALID 和响应准备 BREADY 二者时， 发送写响应。
     [ 主设备读联接部分的配置 ]
     图 8 是示出本公开的第一实施例中主设备读联接部分 410 的配置的电路图。主设 备读联接部分 410 包括多路复用器 411 和 412、 复位优先级 SR 触发器 421 和 OR 门 422。
     每一个多路复用器 411 和 412 根据主设备断开信号 409 选择输入信号的任意一 个， 并输出由此选择的输入信号。当主设备断开信号 409 表示非断开 ( 例如， “0” ) 时， 多路 复用器 411 输出读地址有效 S_ARVALID， 而当主设备断开信号 409 表示断开 ( 例如， “1” ) 时， 输出恒定值 “0” 。将来自多路复用器 411 的输出信号 ( 即， 读地址有效 S_ARVALID 或恒 定值 “0” ) 输入到复位优先级 SR 触发器 421 的输入端以及 OR 门 422 的两个输入端之一的 每一个。当主设备断开信号 409 表示非断开时， 多路复用器 412 输出读准备 S_RREADY 信 号， 而当主设备断开信号 409 表示断开时， 输出恒定值 “1” 。将来自多路复用器 412 的输出 信号 ( 即， 读准备 S_RREADY 信号或恒定值 “1” ) 作为读准备 M_RREADY 信号输出。
     复位优先级 SR 触发器 421 是这样的触发器 ： 其在声明了置位输入 S 时在下一周期 中置位， 而在声明了复位输入 R 时在下一周期中复位。当同时声明置位输入 S 和复位输入 R 时， 比置位输入 S 优先地声明复位输入 R， 然后复位输入 R 在下一周期中复位。当置位输 入 S 和复位输入 R 都未声明时， 下一周期中的输出信号 Q[t] 原样表示刚好在输出信号 Q[t] 之前的输出信号 Q[t-1]。 图 9 是示出在本公开的第一实施例中， 关于复位优先级 SR 触发器 421 的操作的真值表的图。将来自复位优先级 SR 触发器 421 的输出信号输入到 OR 门 422 的两个输入端之一。
     OR 门 422 是对于来自多路复用器 411 的输出信号和来自复位优先级 SR 触发器 421 的输出信号执行逻辑和 (OR) 运算操作的逻辑门。将来自 OR 门 422 的输出信号作为读地址 有效 M_ARVALID 信号输出。
     [ 主设备读联接部分的操作 ]
     在读地址通道中， 读地址有效 S_ARVALID 信号变为由多路复用器 411 进行的切换 的对象。然而， 读地址通道对于读地址有效 S_ARVALID 信号以外的其它信号是透明的， 因此 其它信号按照原样通过读地址通道。要注意的是， 在图 8 中， 读地址有效 ARVALID 信号和读 * 地址准备 ARREADY 信号以外的信号统一地由 AR 表示。
     在读数据通道中， 读准备 S_RREADY 信号变为由多路复用器 412 进行的切换的对象。然而， 读数据通道对于读准备 S_RREADY 信号以外的其它信号是透明的， 因此其它信号 按照原样通过读数据通道。要注意的是， 在图 8 中， 读有效 RVALID 信号和读准备 RREADY 信 * 号以外的信号统一地由 R 表示。
     当主设备断开信号 409 表示断开时， 多路复用器 411 和 412 分别输出 “0” 和 “1” 作为固定值。结果， 获得了与当读地址有效 S_ARVALID 信号变为 “0” 时的状态相同的状态， 并且主设备 100 就像它通常停止读地址的发布那样动作。然而， 对于 AXI 协议的规则， 当一 旦将 VALID 信号声明为 “1” 时， 禁止 VALID 信号返回到 “0” 直到接收到 READY 信号以建立 传输操作。然后， 使用复位优先级 SR 触发器 421， 由此消除了在将读地址有效 M_ARVALID 信号保持在 “1” 且将读地址准备 M_ARREADY 信号保持在 “0” 的状态下声明主设备断开信号 409 以表示断开时的不便。也就是说， 在这种情况下， 将 M_ARVALID 信号保持在 “1” 直到 M_ ARREADY 信号已经变为 “1” 为止。结果， 即使当主设备断开信号 409 表示断开时， 也在读地 址通道中保证了正常的 AXI 协议。另外， 在读数据通道中， 当主设备断开信号 409 表示断开 时， 获得了与当读准备 S_PREADY 信号变为 “1” 时的状态相同的状态， 因此主设备 100 就像 它可以通常接收读数据那样动作。
     总之， 当主设备断开信号 409 表示断开时， 主设备读联接部分 410 停止向互连 300 发布读地址， 对于先前发布的读地址接收所有读数据， 并且丢弃由此接收的所有读数据。 此 时， 在改变主设备断开信号 409 以便示出从非断开到连接的表示之前和之后， AXI 协议在其 正确性保持的情况下被接管 (takeover)。 [ 主设备写联接部分的配置 ]
     图 10 是示出本公开的第一实施例中主设备写联接部分 450 的配置的电路图。主 设备写联接部分 450 包括多路复用器 451 到 454、 FIFO 601、 AND 门 461 到 466、 复位优先级 SR 触发器 471、 OR 门 472、 计数器 481 和比较器 482。
     多路复用器 451 到 454 的每一个用以根据主设备断开信号 409 选择输入信号的任 意一个， 并输出由此选择的输入信号。 当主设备断开信号 409 表示非断开 ( 例如， “0” ) 时， 多 路复用器 451 输出写地址有效 S_AWVALID 信号， 而当主设备断开信号 409 表示断开 ( 例如， “1” ) 时， 输出恒定值 “0” 。将来自多路复用器 451 的输出信号 ( 即， 写地址有效 S_AWVALID 信号或恒定值 “0” ) 输入到复位优先级 SR 触发器 471 的 S 输入端以及 OR 门 472 的两个输 入端之一的每一个。
     当主设备断开信号 409 表示非断开时， 多路复用器 452 输出写有效 S_WVALID 信 号， 而当主设备断开信号 409 表示断开时， 输出恒定值 “1” 。将来自多路复用器 452 的输出 信号 ( 即， 写有效 S_WVALID 信号或恒定值 “1” ) 输入到 AND 门 466 的两个输入端之一。
     当主设备断开信号 409 表示非断开时， 多路复用器 453 按照原样输出写数据通道 的写有效 S_WVALID 信号和写准备 S_WREADY 信号以外的信号 S_W*。另一方面， 当主设备断 * 开信号 409 表示断开时， 多路复用器 453 关断信号 S_W 的所有 4 位写选通 WSTRB[3:0]， 并 输出由此关断的 4 位信号。将来自多路复用器 453 的输出信号作为写数据通道的写地址有 效 M_WVALID 信号、 写准备 M_WREADY 信号和写最后 M_WLAST 信号以外的信号 M_W* 输出。
     当主设备断开信号 409 表示非断开时， 多路复用器 454 输出响应准备 S_BREADY 信 号， 而当主设备断开信号 409 表示断开时， 输出恒定值 “1” 。将来自多路复用器 454 的输出 信号作为写响应通道的响应有效 M_BVALID 信号和响应准备 M_BREADY 信号以外的信号 M B*
     输出。 FIFO 601 是利用先入先出 (FIFO) 系统的缓冲器。就像图 11A 中的 FIFO600 那样， 将 FIFO 601 的各端子分为数据输入侧和数据输出侧。也就是说， 在数据输入侧， 在声明推 输入端 PUSH 的信号的时刻引进数据输入端 DIN 的数据。 READY 信号示出了维持有效性直到 FIFO 600 的容量填满为止的效果。在数据输出侧， 在声明输入端 POP 的信号的时刻从数据 输出端 DOUT 取出数据。以 FIFO 的顺序开头 (head) 数据持续地从数据输出端 DOUT 输出， 直到取出数据为止。 VALID 输出信号示出了当在 FIFO 600 内保存至少一个数据时维持有效 性的效果。FIFO 601 包括至少一项， 并在每一项中保存写地址通道的突发长度 S_AWLEN 信 号。FIFO 601 中保存的项数一般通过考虑优秀的写地址通道的数量而加以确定。
     在图 11B 所示的 FIFO 600 的操作中， 在时刻 t0 处， FIFO 600 处于空状态， READY 输出信号是 “1” ， 并且 VALID 输出信号是 “0” 。当在时刻 t1 将数据 A 推入输入端 DIN 时， 在 时刻 t2， 数据 A 开始输出到输出端 DOUT。由于在时刻 t2 不弹出数据， 因此同样在时刻 t3 将数据 A 连续地输出到输出端 DOUT。时刻 t5 的推 (push) 导致保存数据的数量在时刻 t6 变为 4， 并且 READY 输出信号变为 “0” 。时刻 t6 的弹出导致 READY 输出信号在时刻 t7 再次 变为 “1” 。此外， 连续地执行弹出， 由此 FIFO 600 变为空， 从而在时刻 t10， VALID 输出信号 变为 “1” 。
    复位优先级 SR 触发器 471 是这样的触发器 ： 其在声明了置位输出信号 S 时在下一 周期中置位， 而在声明了复位输入信号 R 时在下一周期中复位。OR 门 472 是对于来自多路 复用器 451 的输出信号和来自复位优先级 SR 触发器 471 的输出信号执行逻辑和 (OR) 运算 操作的逻辑门。复位优先级 SR 触发器 471 和 OR 门 472 的功能与之前参照图 8 描述的复位 优先级 SR 触发器 421 和 OR 门 422 的那些功能相同。
     计数器 481 是这样的突发传输频率计数器 ： 其在突发传输开始之前复位到 “0” ， 并 且每当执行突发传输时逐一递增。比较器 482 用以相互比较来自计数器 481 的输出信号和 来自 FIFO 601 的数据输出信号 DOUT( 即， 突发长度 AWLEN)。将来自比较器 482 的输出信号 作为最后写 M_LAST 输出。也就是说， 由计数器 481 和比较器 482 来检测突发传输中最终数 据的时序。要注意的是， 计数器 481 复位的时刻可以设置到突发传输的开始阶段， 或者可以 在最后突发传输中检测到最终数据时设置。
     AND 门 461 对于来自 FIFO 601 的 READY 输出信号和写地址通道的写地址准备 M_ AWREADY 信号执行逻辑积 (AND) 运算操作。将来自 AND 门 461 的输出信号作为写地址通道 的写地址准备 S_AWREADY 信号输出。也就是说， 以这种方式控制 AND 门 461 ： 仅当来自 FIFO 601 的 READY 输出信号示出有效性时， 写地址准备 S_AWREADY 信号表示 “能够被接收的状 态” 。
     AND 门 462 对于来自多路复用器 451 的输出信号和写地址通道的写地址准备 S_ AWREADY 信号执行 AND 运算操作。将来自 AND 门 462 的输出信号输出到 FIFO 601 的输入端 PUSH。也就是说， 以这种方式控制 AND 门 462 ： 当建立写地址通道中的传输时， 在 FIFO 601 中取回写地址通道的突发长度 S_AWLEN[3:0]。
     AND 门 463 对于来自 OR 门 472 的输出信号和来自 FIFO 601 的 READY 输出信号执 行 AND 运算操作。将来自 AND 门 463 的输出信号作为写地址有效 M_AWVALID 信号输出。也 就是说， 以这种方式控制 AND 门 463 ： 仅当在 FIFO 601 中剩有自由空间时， 写地址有效 M_
     AWVALID 信号变为有效。
     AND 门 464 对于来自 FIFO 601 的 VALID 输出信号和写准备 M_WREADY 信号执行 AND 运算操作。将来自 AND 门 464 的输出信号作为写准备 S_WREADY 信号输出。也就是说， 以这 种方式控制 AND 门 464 ： 仅当在 FIFO 601 中保存有效数据时， 声明写准备 S_WREADY 信号。
     AND 门 465 对于来自 AND 门 466 的输出信号、 来自比较器 482 的输出信号和写准备 M_WREADY 信号执行 AND 运算操作。将来自 AND 门 465 的输出信号输出到 FIFO 601 的输入 端 POP。也就是说， 以这种方式控制 AND 门 465 ： 当传送突发传输中的最后数据 ( 最后的拍 (beat)) 时， 取出 FIFO 601 中保存的开头数据 ( 突发长度 AWLEN[3:0])。
     AND 门 466 对于来自多路复用器 452 的输出信号和来自 FIFO 601 的 VALID 输出 信号执行 AND 运算操作。来自 AND 门 466 的输出信号作为写有效 M_WVALID 信号输出。也 就是说， 以这种方式控制 AND 门 466 ： 仅当在 FIFO 601 中保存有效数据时， 声明写有效 M_ WVALID 信号。
     现在将针对写断开信号表示非断开的情况给出描述。对于写地址有效 AWVALID 信 号和写地址准备 AWREADY 信号以外的信号 AW* 来说， 写地址通道是透明的， 由此信号 AW* 按 照原样经过写地址通道。当建立传输时， 即当声明写地址有效 AWVALID 信号和写地址准备 AWREADY 信号二者时， 在 FIFO 601 中取回突发长度 S_AWLEN。当在 FIFO 601 中变得缺少自 由空间时， 将写地址有效 AWVALID 信号和写地址准备 AWREADY 信号二者取消声明至 “0” ， 由 此禁止写地址通道传输的建立， 直到在 FIFO 601 中开始出现自由空间为止。 对于写有效 WVALID 信号和写准备 WREADY 信号以外的信号 W* 来说， 写数据通道也 * * 是透明的， 由此信号 W 按照原样经过写数据通道。当建立信号 W 的突发传输中最后数据的 传输时， 即当声明写有效 WVALID 信号、 写准备 WREADY 信号和写最后 WLAST 信号的全部时， 取出 FIFO 601 的开头中保存的突发长度 AWLEN。当 FIFO 601 为空时， 写有效 M_WVALID 和 写准备 S_WREADY 二者被取消声明， 并且禁止写数据的传输的建立， 直到输入有效项为止。
     当主设备断开信号表示断开时， 多路复用器 451 到 454 中的每一个均选择固定值 侧。写地址通道变为与当写地址有效 S_AWVALID 信号通过多路复用器 451 变为 “0” 时的状 态相同的状态。因此， 主设备 100 就像它通常停止写地址的发布那样动作。然而， 对于 AXI 协议的规则， 当一旦将 VALID 信号声明为 “1” 时， 禁止 VALID 信号返回到 “0” 直到接收 READY 信号以建立传输。然后， 与主设备读联接部分 410 的情况类似， 使用复位优先级 SR 触发器 471 和 OR 门 472 二者， 由此消除不便。也就是说， 在这种情况下， 将写地址有效 M_AWVALID 信号保持在 “1” ， 直到写地址准备 M_AWREADY 信号变为 “1” 为止。结果， 即使当主设备断开 信号 409 表示断开时， 在写地址通道中保证了正常的 AXI 协议。
     另外， 关于写数据通道， 通过多路复用器 452 将写有效 S_WVALID 信号固定到 “1” ， 并且通过多路复用器 453 将写数据通道的选通信号固定到 “0” 。结果， 主设备 100 就像它通 常在将写选通保持在 OFF 的状态下发布写处理那样动作， 而不论主设备 100 的状态如何。
     另外， 关于写响应通道， 通过多路复用器 454 将响应准备 S_BREADY 信号固定到 “1” 。结果， 主设备 100 就像它可以通常地接收写响应那样动作， 而不论主设备 100 的状态 如何。
     总之， 当主设备断开信号 409 表示断开时， 主设备写联接部分 450 停止向互连 300 发布写地址， 并在将写选通保持在 OFF 的状态下发布与之前发布的写地址对应的写数据。
     此外， 主设备写联接部分 450 接收所有的写响应， 并丢弃由此接收到的所有写响应。此时， 在改变主设备断开信号 409 以便示出从非断开到连接的表示之前和之后， AXI 协议在其正 确性保持的情况下被接管。
     [ 从设备协议联接部分的配置 ]
     图 12 是示出在根据本公开的第一实施例中， 从设备协议联接部分 501 的配置的框 图。从设备协议联接部分 501 包括从设备读联接部分 510 和从设备写联接部分 550。将公 共的从设备断开信号 509 输入到从设备读联接部分 510 和从设备写联接部分 550。
     从设备读联接部分 510 用以当对应从设备 200 的读操作期间， 断开对应从设备 200 时， 确保关于协议的联接。如上所述， 在 AXI 协议中， 准备读地址通道和读数据通道作为读 操作的路径， 并且从设备读联接部分 510 确保了读地址通道和读数据通道之间的联接。
     从设备写联接部分 550 用以当对应从设备 200 的写操作期间， 断开对应从设备 200 时， 确保关于协议的联接。如上所述， 在 AXI 协议中， 准备写地址通道和写数据通道作为写 操作的路径， 并且从设备写联接部分 550 确保了写地址通道和写数据通道之间的联接。
     [ 从设备读联接部分的配置 ]
     图 13 是示出在本公开的第一实施例中， 从设备读联接部分 510 的配置的电路图。 从设备读联接部分 510 包括多路复用器 511 到 513、 AND 门 521 到 526、 FIFO 602、 计数器 531 和比较器 532。
     每一个多路复用器 511 到 513 根据从设备断开信号 509 选择任意一个输入信号， 并输出由此选择的输入信号。当从设备断开信号 509 表示非断开 ( 例如， “0” ) 时， 多路复 用器 511 输出读地址准备 M_ARREADY 信号， 而当从设备断开信号 509 表示断开 ( 例如， “1” ) 时输出恒定值 “1” 。将来自多路复用器 511 的输出信号 ( 即， 读地址准备 M_ARREADY 信号或 恒定值 “1” ) 输入到 AND 门 521 的两个输入端之一。
     当从设备断开信号 509 表示非断开时， 多路复用器 512 输出读有效 M_RVALID 信 号， 而当从设备断开信号 509 表示断开时， 输出恒定值 “1” 。将来自多路复用器 512 的输出 信号 ( 即， 读有效 M_RVALID 信号或恒定值 “1” ) 输入到 AND 门 524 的两个输入端之一。
     当从设备断开信号 509 表示非断开时， 多路复用器 513 按照原样输出读数据通道 的读有效 M_RVALID 信号和读准备 M_RREADY 信号以外的信号 M_R*。 另一方面， 当从设备断开 * 信号 509 表示断开时， 以其示出了关于信号 M_R 的读响应 RRESP[1:0] 信号的错误响应的这 种方式设置多路复用器 513。图 14 是示出 AXI 协议中读响应 RRESP 信号和写响应 BRESP 信 号的意义的图。根据图 14 中所示的意义， 当正常地完成通常访问时， 读响应 RRESP[1:0] 信 号表示 “00” 。当正常地完成排它访问时， 读响应 RRESP[1:0] 信号表示 “01” 。当从设备 200 中出现错误时， 读响应 RRESP[1:0] 信号表示 “10” 。另外， 当出现解码错误 ( 如， 地址的不正 确 ) 时， 读响应 RRESP[1:0] 信号表示 “11” 。在本公开的第一实施例中， 当从设备断开信号 509 表示断开时， 在多路复用器 513 中将意味着错误响应的 “10” 设置为读响应 RRESP[1:0]。
     FIFO 602 是利用 FIFO 系统的缓冲器， 与 FIFO 601 的情况类似， FIFO 602 具有图 11A 和 11B 所示的 FIFO 600 的功能。FIFO 602 包括至少一项， 并且在每一项中保存读地址 通道的读地址标识符 S_ARID 信号和突发长度 S_ARLEN 信号。将 FIFO 602 中保存的突发长 度 ARLEN 输出到比较器 532 的两个输入端之一， 并且将读地址标识符 ARID 作为读标识符 S_ RID 输出。FIFO 602 中保存的项数一般通过考虑优秀的读地址通道的数量而加以确定。计数器 531 是这样的突发传输频率计数器 ： 其在突发传输开始之前复位到 “0” ， 并 且每当执行突发传输时逐一递增。
     比较器 532 相互比较来自计数器 531 的输出信号和来自 FIFO 601 的数据输出信 号 DOUT 的突发长度 ARLEN。将来自比较器 532 的输出信号作为读最后 S_RLAST 输出。也 就是说， 由计数器 531 和比较器 532 检测突发传输中最终数据的时序。要注意的是， 计数器 531 复位的时刻可以设置到突发传输的开始的阶段， 或者可以在最后突发传输中检测到最 终数据时设置。
     AND 门 521 对于来自多路复用器 511 的输出信号和来自 FIFO 602 的 READY 输出信 号执行逻辑积 (AND) 运算操作。将来自 AND 门 521 的输出信号作为读地址准备 S_ARREADY 信号输出。也就是说， 以这种方式控制 AND 门 521 ： 仅当来自 FIFO 602 的 READY 输出信号 示出有效性时， 读地址准备 S_ARREADY 信号表示 “能够被接收的状态” 。
     AND 门 522 对于读地址有效 S_ARVALID 信号和读地址准备 S_ARREADY 信号执行 AND 运算操作。将来自 AND 门 522 的输出信号输入到 FIFO 602 的输入端 PUSH。也就是说， 以这 种方式控制 AND 门 522 ： 当读地址有效 S_ARVALID 信号和读地址准备 S_ARREADY 信号二者 被声明以发送读地址时， 在 FIFO 602 中取回读地址的读地址标识符 S_ARID 信号和突发长 度 S_ARLEN 信号二者。
     AND 门 523 对于来自 FIFO 602 的 READY 输出信号和读地址有效 S_ARVALID 信号执 行 AND 运算操作。将来自 AND 门 523 的输出信号作为读地址有效 M_ARVALID 信号输出。也 就是说， 以这种方式控制 AND 门 523 ： 仅当在 FIFO 602 中剩下自由空间时， 声明读地址有效 M_ARVALID。
     AND 门 524 对于来自多路复用器 512 的输出信号和来自 FIFO 602 的 VALID 输出信 号执行 AND 运算操作。将来自 AND 门 524 的输出信号作为读有效 S_RVALID 信号输出。也 就是说， 以这种方式控制 AND 门 524 ： 仅当在 FIFO 602 中保存有效数据时， 声明读有效 S_ RVALID 信号。
     AND 门 525 对于读有效 S_RVALID 信号、 读准备 S_RREADY 信号和来自比较器 532 的 输出信号执行 AND 运算操作。 将来自 AND 门 525 的输出信号输出到 FIFO 602 的输入端 POP。 也就是说， 以这种方式控制 AND 门 525 ： 当传送突发传输中的最后数据 ( 最后的拍 ) 时， 取 出 FIFO 602 中保存的开头数据 ( 读地址标识符 ARID[3:0] 和突发长度 AWLEN[3:0])。
     AND 门 526 对于读准备 S_RREADY 信号和来自 FIFO 602 的 VALID 输出信号执行 AND 运算操作。将来自 AND 门 526 的输出信号作为读准备 M_RREADY 信号输出。也就是说， 以这 种方式控制 AND 门 526 ： 仅当在 FIFO602 中保存有效数据时， 声明读准备 M_RREADY 信号。
     [ 从设备读联接部分的操作 ]
     现在将针对主设备断开信号表示非断开的情况给出描述。对于读地址有效 ARVALID 信号和读地址准备 ARREADY 信号以外的信号 AR* 来说， 读地址通道是透明的。因 * 此， 信号 AR 按照原样经过读地址通道。当建立传输时， 即当声明读地址有效 ARVALID 信号 和读地址准备 ARREADY 信号二者时， 在 FIFO 602 中取回读地址标识符 S_ARID 和突发长度 S_AWLEN 二者。当在 FIFO 602 中空项 (free entry) 变得不存在时， 通过 AND 门 521 和 523 将读地址准备 S_ARREADY 信号和读地址有效 M_ARVALID 信号二者取消声明到 “0” 。结果， 禁 止读地址通道中传输的建立， 直到在 FIFO 602 中空项变得存在为止。另外， 在读地址通道中， 将读地址标识符 M_ARID 设置到固定值， 或者删除读地址标识符 M_ARID 本身。结果， 读 * * 地址信号 AR 的读数据信号 R 依次 ( 按次序 ) 变得不可改变。
     在读数据通道中， 在从设备读联接部分 510 内产生读标识符 S_RID 和读最后 S_ RLAST 二者。 此外， 对于其它信号 R* 来说读数据通道是透明的。 当建立突发传输中最后数据 的传输时， 即当声明读有效 RVALID、 读准备 RREADY 和读最后 RLAST 的全部时， 从 FIFO 602 取出开头项的读地址标识符 ARID 和突发长度 ARLEN 二者。也就是说， 将在读地址通道中的 传输建立阶段中取回的读地址标识符 S_ARID 和突发长度 S_ARLEN 保存在 FIFO602 中， 直到 对应的突发传输结束的阶段为止。 将开头项输出到输出端 DOUT， 读地址标识符 ARID 变为读 标识符 S_RID， 并且使用突发长度 ARLEN 以检测数据突发最终数据。 当 FIFO 602 为空时， 将 读有效 S_RVALID 和读准备 M_RREADY 二者取消声明到 “0” ， 因此禁止读数据通道中传输的建 立， 直到取入有效项为止。
     当从 FIFO 602 输出的突发长度 ARLEN 信号和来自计数器 531 的输出信号彼此相 适合时， 将读最后 S_RLAST 信号声明为 “1” 。例如， 当突发长度 ARLEN 信号是 “0” ( 突发长度 为 1) 时， 在突发传输中的第一数据中， 读最后 S_RLAST 变为 “1” 。另外， 当突发长度 ARLEN 信号是 “3” ( 突发长度为 4) 时， 在建立突发传输中的前三个数据拍 (data beat) 的传输之 后， 计数器 531 的值变为 “3” ， 并且读最后 S_RLAST 变为 “1” 。 当主设备断开信号表示断开时， 每一个多路复用器 511 到 513 选择固定值侧。 读地 址通道变为与当读地址准备 S_ARREADY 信号通过多路复用器 511 变为 “1” 时的状态相同的 * 状态。因此， 从设备 200 就像它可以通常地接收读地址 AR 那样动作。另外， 关于读数据通 道， 通过多路复用器 512 将读有效 M_RVALID 信号固定到 “1” ， 并且通过多路复用器 513 将读 数据的读响应 RRESP 信号固定到读数据的 “10” ( 读响应 RRESP 以其表示错误信息 )
    。 结果， 从设备 200 就像它通常以固定值的形式发送读数据 R* 那样动作， 而不论从设备 200 的 状态如何。
     总之， 当从设备断开信号 509 表示断开时， 从设备读联接部分 510 开始响应于读地 址发送源 ( 代替实际的从设备 200)。因此， 不理会从设备 200 输出的所有信号。此时， 在改 变从设备断开信号 509 以便示出从非断开到连接的表示之前和之后， AXI 协议在其正确性 保持的情况下被接管。
     [ 从设备写联接部分的配置 ]
     图 15 是示出本公开的第一实施例中从设备写联接部分 550 的配置的电路图。从 设备写联接部分 550 包括多路复用器 551 到 554、 AND 门 561 到 566 和 FIFO 603。
     每一个多路复用器 551 到 554 用以根据从设备断开信号 509 选择输入信号的任意 一个， 并输出由此选择的输入信号。当从设备断开信号 509 表示非断开 ( 例如， “0” ) 时， 多 路复用器 551 输出写地址准备 M_AWREADY 信号， 而当从设备断开信号 509 表示断开 ( 例如， “1” ) 时， 输出恒定值 “1” 。来自多路复用器 551 的输出信号 ( 即， 写地址准备 M_AWREADY 信 号或恒定值 “1” ) 作为写地址准备 S_AWREADY 信号被输出。
     当从设备断开信号 509 表示非断开时， 多路复用器 552 输出写准备 M_WREADY 信 号， 而当从设备断开信号 509 表示断开时， 输出恒定值 “1” 。将来自多路复用器 552 的输出 信号 ( 即， 写准备 W_WREADY 信号或恒定值 “1” ) 输入到 AND 门 561 的两个输入端之一。
     当从设备断开信号 509 表示非断开时， 多路复用器 553 输出写响应有效 M_BVALID
     信号， 而当从设备断开信号 509 表示断开时， 输出恒定值 “1” 。将来自多路复用器 553 的输 出信号 ( 即， 写响应有效 M_BVALID 信号或恒定值 “1” ) 输入到 AND 门 564 的两个输入端之 一。
     当从设备断开信号 509 表示非断开时， 多路复用器 554 按照原样输出写响应通道 的写响应有效 M_BVALID 信号和写准备 M_BREADY 信号以外的信号 M_B*。另一方面， 以这 * 种方式设置多路复用器 554 ： 当从设备断开信号 509 表示断开时， 针对信号 M_B 的写响应 BRESP[1:0] 信号示出错误响应。写响应 BRESP[1:0] 信号的有意义的内容与之前参照图 14 描述的读响应 RRESP[1:0] 的情况下的那些相同。
     FIFO 603 是利用 FIFO 系统的缓冲器。与 FIFO 601 的情况类似， FIFO 603 具有图 11A 和 11B 所示的 FIFO 600 的功能。FIFO 603 包括至少一项， 并且在每一项中保存写数据 通道中的写标识符标签 S_WID 信号。输出 FIFO 603 中保存的写标识符标签 WID 信号， 作为 写响应通道中的响应标识符 S_BID。FIFO 603 中保存的项数通常通过考虑优秀的写地址通 道的数量而加以确定。
     AND 门 561 对于来自多路复用器 552 的输出信号和来自 FIFO 603 的 READY 输出信 号执行逻辑积 (AND) 运算操作。输出来自 AND 门 561 的输出信号作为写准备 S_WREADY 信 号。也就是说， 以这种方式控制 AND 门 561 ： 仅当来自 FIFO 603 的 READY 输出信号示出有 效性时， 写准备 S_WREADY 信号表示 “能够被接收的状态” 。 AND 门 562 对于写有效 S_WVALID 信号、 来自 AND 门 561 的输出信号和写数据通道 中的写最后 S_WLAST 信号执行 AND 运算操作。将来自 AND 门 562 的输出信号输出到 FIFO 603 的输入端 PUSH。也就是说， 以这种方式控制 AND 门 562 ： 当传送突发传输中的最后数据 ( 最后的拍 ) 时， 取回写标识符标签 S_WID。
     AND 门 563 对于写有效 S_WVALID 信号和来自 FIFO 603 的 READY 输出信号执行 AND 运算操作。输出来自 AND 门 563 的输出信号作为写有效 M_WVALID 信号。也就是说， 以这种 方式控制 AND 门 563 ： 仅当 FIFO 603 中剩余自由空间时， 声明写有效 M_WVALID 信号。
     AND 门 564 对于来自多路复用器 553 的输出信号和来自 FIFO 603 的 VALID 输出 信号执行 AND 运算操作。输出来自 AND 门 564 的输出信号作为写响应有效 S_BVALID 信号。 也就是说， 以这种方式控制 AND 门 564 ： 仅当在 FIFO 603 中保存有效数据时， 声明写响应有 效 S_BVALID 信号。
     AND 门 565 对于写响应有效 S_BVALID 信号和响应准备 S_BREADY 信号执行 AND 运 算操作。将来自 AND 门 565 的输出信号输入到 FIFO 603 的输入端 POP。也就是说， 以这种 方式控制 AND 门 565 ： 声明写响应有效 S_BVALID 信号和响应准备 S_BREADY 信号二者以发 送写响应， 取出 FIFO603 中保存的开头写标识符标签 WID[3:0]。
     AND 门 566 对于响应准备 S_BREADY 信号和来自 FIFO 603 的 VALID 输出信号执行 AND 运算操作。输出来自 AND 门 566 的输出信号作为响应准备 M_BREADY 信号。也就是说， 以这种方式控制 AND 门 566 ： 仅当在 FIFO603 中保存有效数据时， 声明响应准备 M_BREADY 信 号。
     [ 从设备写联接部分的操作 ]
     在这种情况下， 作为从设备写联接部分 550 的操作的前提， 假设 AXI 协议中规定的 写数据交错深度为 “1” 。这意味着写地址发布顺序和写数据发布数据彼此相同。
     现在将针对从设备断开信号表示非断开的情况给出描述。此时， 对于写地址有效 * AWVALID、 写地址准备 AWREADY 和其它信号 AW 来说， 写地址通道是透明的。因此， 写地址有 * 效 AWVALID、 写地址准备 AWREADY 和其它信号 AW 按照原样经过写地址通道。另外， 对于写 * 有效 WVALID 和写准备 WREADY 以外的信号 W 来说， 写数据通道是透明的。因此， 信号 W* 按 照原样经过写数据通道。
     当建立在其之中包含写数据的信号 W* 的突发传输中最终数据的传输时， 即当将写 有效 WVALID、 写准备 WREADY 和写最后 WLAST 全部声明为 “1” 时， 在 FIFO 603 中取回写标识 符标签 WID。当在 FIFO 603 中自由项 (free entry) 变得不存在时， 写准备 S_WREADY 和写 有效 M_WVALID 二者均变为 “0” ， 因此禁止写数据通道传输的建立直到 FIFO 603 中变得存在 自由项为止。
     与从设备读联接部分 510 的情况类似， 同样在从设备写联接部分 550 中， 将写地址 标识符 M_AWID 和写标识符 M_WID 设置到相同的固定值， 或者删除写地址标识符 M_AWID 和 * 写标识符 M_WID 本身。结果， 写响应信号 B 到写地址信号 AW* 和写数据信号 W* 依次 ( 按顺 序 ) 变得不可改变。
     关于写响应通道， 在从设备写联接部分 550 内产生响应标识符 S_BID。 对于其它写 * 响应有效 BVALID 和响应准备 BREADY 以外的写响应信号 B 来说， 写响应通道是透明的。因 * 此， 写响应通道 B 按照原样经过写响应通道。
     当建立写响应的传输时， 即当写响应有效 BVALID 和响应准备 BREADY 二者变为 “1” 时， 标识符 ( 其作为 FIFO 603 中的写标识符标签 WID 被取回 ) 从 FIFO 603 取出， 然后作为 响应标识符 B_BID 输出。也就是说， 在写数据中的最终数据的传输建立阶段取回的写标识 符标签 S_WID 被输出到 FIFO603 的输出端 DOUT， 直到对应写响应的传输结束为止， 并且该输 出信号变为响应标识符 S_BID。当 FIFO 603 为空时， 写响应有效 S_BVALID 和响应准备 M_ BREADY 二者被设置为 “0” ， 因此禁止写响应通道传输的建立直到保存有效项为止。
     当主设备断开信号表示断开时， 多路复用器 551 到 554 中的每一个选择固定值侧。 关于写地址通道和写数据通道， 分别通过多路复用器 551 和 552 将写地址准备 M_AWREADY 和写准备 M_WREADY 固定到 “1” 。结果， 从设备 200 就像它可以通常地接收写地址 AW* 和写 数据 W* 那样动作， 而不管从设备 200 的状态如何。另外， 通过多路复用器 553 将写响应有 效 M_BVALID 固定到 “1” ， 并且通过多路复用器 554 将写响应的写响应 BRESP 设置到固定值 “10” ( 其表示错误信息 )。结果， 从设备 200 就像它通常以固定值的形式发送写响应 B* 那 样动作， 而不管从设备 200 的状态如何。
     总之， 当从设备断开信号 509 表示断开时， 从设备写联接部分 550 开始响应于写地 址和写数据的发送源， 代替实际的从设备 200。 因此， 不理会从从设备 200 输出的所有信号。 此时， 在改变从设备断开信号 509 以便示出从非断开到连接的表示之前和之后， AXI 协议在 其正确性保持的情况下被接管。然而， 变为响应的写响应变为表示错误信息的固定值。
     如上所述， 根据本公开的第一实施例， 当主设备断开信号 409 或从设备断开信号 509 表示断开时， 代替主设备 100 或从设备 200， 可以执行对于其它方的响应。结果， 即使当 主设备 100 或从设备 200 与总线系统断开时， 也可以确保关于协议的联接。
     2. 第二实施例
     [ 总线系统的整体配置 ]图 16 是示出根据本公开第二实施例的总线系统的整体配置的框图。第二实施例 的总线系统的基本配置与第一实施例的总线系统的基本配置相同。然而， 第二实施例的总 线系统与第一实施例的总线系统的不同之处在于 ： 互连 300、 主设备断开桥接器 400 和从设 备断开桥接器 500 全部提供在常通区域 (normally conducting area)30 中。也就是说， 假 设防止电源在整个总线系统处于工作的同时从互连 300、 主设备断开桥接器 400 和从设备 断开桥接器 500 断开。另一方面， 假设电源单独地连接到主设备 100 和从设备 200( 其均未 在普通的导通区域 30 中提供 )， 因此即使在总线系统处于工作的时候也可以单独开启或关 闭电源。
     [ 主设备断开桥接器的配置 ]
     图 17 是示出根据本公开第二实施例的总线系统中主设备断开桥接器 400 的配置 的框图。 除了主设备协议联接部分 401 之外， 本公开第二实施例中的主设备断开桥接器 400 还包括信号箝位部分 402。
     信号箝位部分 402 根据主设备断开信号 409 的状态来箝位从主设备 100 向其发送 的信号。当对于各主设备 100 单独地关闭电源时， 来自主设备 100 的输入信号变为不稳定 状态。 在这种情况下， 存在这样的可能性 ： 当将不稳定的输入信号按照原样发送到主设备协 议联接部分 401 时， 引起故障。此外， 还存在导致直通电流从电源流向地的可能性。为了应 对这种情形， 当主设备断开信号 409 表示断开时， 信号箝位部分 402 输出被箝位在电源电平 或地电平的信号。另一方面， 当主设备断开信号 409 表示非断开时， 信号箝位部分 402 按照 原样输出输入信号作为输出信号， 而不箝位输入信号。
     要注意的是， 主设备协议联接部分 401 的配置与第一实施例中的主设备协议联接 部分 401 的配置相同。
     [ 从设备断开桥接器的配置 ]
     图 18 是示出根据本公开第二实施例的总线系统中从设备断开桥接器 500 的配置 的框图。 除了从设备协议联接部分 501 之外， 本公开第二实施例中的从设备断开桥接器 500 还包括信号箝位部分 502。
     信号箝位部分 502 根据从设备断开信号 509 的状态箝位从从设备 200 向其发送的 信号。提供信号箝位部分 502， 以便在当对于各从设备 200 单独关闭电源时来自从设备 200 的输入信号变为不稳定状态的情况下如上所述那样消除不便。也就是说， 当从设备断开信 号 509 表示断开时， 信号箝位部分 502 输出被箝位在电源电平或地电平的信号。另一方面， 当主设备断开信号 509 表示非断开时， 信号箝位部分 502 按照原样输出输入信号作为输出 信号， 而不箝位输入信号。
     要注意的是， 从设备协议联接部分 501 的配置与第一实施例中的主设备协议联接 部分 401 的配置相同。
     [ 信号箝位部分的配置 ]
     图 19A 和 19B 是示出根据本公开第二实施例的总线系统中的用于信号箝位部分 402 和 502 的高箝位电路和低箝位电路的配置的电路图。图 19A 是示出高箝位电路 710 的 配置的电路图， 而图 19B 是示出低箝位电路 720 的配置的电路图。使用高箝位电路 710 和 低箝位电路 720 中的哪一个取决于在主设备协议联接部分 401 中或者在从设备协议联接部 分 501 中假设的信号电平。优选地， 以这种方式执行设置 ： 当主设备 100 或从设备 200 的电源变为关闭状态时， 每一个信号均变为非激活状态。例如， 在读地址通道的情况下， 以这种 方式进行配置 ： 当主设备 100 的电源变为关闭状态时， 将读地址有效 ARVALID 声明为 “0” 。
     高箝位电路 710 是这样的电路 ： 其在箝位使能信号保持在 L 电平时按照原样输出 输入信号作为输出信号， 而在箝位使能信号保持在 H 电平时将输出信号箝位在电源电平 (H 电平 )。高箝位电路 710 包括反相器 711 和晶体管 712 到 714。
     反相器 711 是将输入到其的箝位使能信号进行反相的电路。结果， 将箝位使能信 号本身提供到晶体管 712 的栅极端， 而将箝位使能信号的反相信号提供到晶体管 713 的栅 极端。
     晶体管 712 和 713 构成一对开关。也就是说， 当箝位使能信号处于 L 电平时， 晶体 管 712 和 713 二者使得输入信号经过它们， 但是当箝位使能信号处于 H 电平时， 不使得输入 信号经过它们。
     晶体管 714 是切换输出端的输入电压是否箝位在电源电平的开关。也就是说， 当 箝位使能信号处于 L 电平时， 晶体管 714 截止， 因此输出来自晶体管 712 和 713 的信号作为 输出信号。另一方面， 当箝位使能信号处于 H 电平时， 晶体管 714 导通， 并且输出信号被箝 位在电源电平。
     低箝位电路 720 是这样的电路 ： 其在箝位使能信号保持在 L 电平时按照原样输出 输入信号作为输出信号， 而在箝位使能信号保持在 H 电平时将输出信号箝位在电源电平 (H 电平 )。低箝位电路 710 包括反相器 721 和晶体管 722 到 724。
     反相器 721 是将向其输入的箝位使能信号进行反相的电路。结果， 将箝位使能信 号本身提供到晶体管 722 的栅极端， 而将箝位使能信号的反相信号提供到晶体管 723 的栅 极端。
     晶体管 722 和 723 构成一对开关。也就是说， 当箝位使能信号处于 L 电平时， 晶体 管 722 和 723 二者使得输入信号经过它们， 而当箝位使能信号处于 H 电平时， 不使得输入信 号经过它们。
     晶体管 724 是切换输出端处的输入电压是否箝位在电源电平的开关。也就是说， 当箝位使能信号处于 L 电平时， 晶体管 724 截止， 因此输出来自晶体管 722 和 723 的信号作 为输出信号。另一方面， 当箝位使能信号处于 H 电平时， 晶体管 724 导通， 将输出信号箝位 在地电平。
     可以以这种方式配置这样的箝位电路 ： 当输入主设备断开信号 409 作为箝位使能 信号时， 从对应主设备 100 发送的信号在对应主设备 100 从总线系统断开的时候被箝位在 电源电平或地电平。另外， 可以以这种方式配置这样的箝位电路 ： 当输入从设备断开信号 509 作为箝位使能信号时， 从对应从设备 200 发送的信号在对应从设备 200 与总线系统断开 的时候被箝位在电源电平或地电平。
     如上所述， 根据本公开的第二实施例， 当主设备断开信号 409 或从设备断开信号 509 表示断开时， 可以将来自主设备 100 或来自从设备 200 的信号箝位在电源电平或地电 平。因此， 当主设备 100 或从设备 200 从总线系统断开时， 可以稳定信号， 因此可以防止在 某事发生之前引起电路的故障。
     如至此已经描述的那样， 根据本公开的实施例， 主设备 100 或从设备 200 可以在任 意时刻与总线系统断开。结果， 当主设备 100 或从设备 200 由于挂起而没有进行响应时， 对应的主设备 100 或从设备 200 自己与总线系统断开。因此， 根据正常协议可以完成已经不 能完成的访问。另一方面， 断开部分以外的任何部分可以继续被操作。结果， 可以提高抗故 障特性。
     另外， 根据本公开的实施例， 不需要操作的主设备 100 或从设备 200 的电源被关 闭， 由此使得可以减小功耗。此时， 即使当主设备 100 或从设备 200 处于访问中的时候， 主 设备 100 或从设备 200 也可以在正常协议继续的同时与总线系统断开。即使在访问断开完 成之后的从设备 200 的时候， 从设备断开桥接器 500 也响应于访问。因此， 即使在断开完成 之后， 通常也继续正常协议。
     另外， 在本公开的实施例中， 已经从总线系统断开的主设备 100 或从设备 200 可以 容易地重新连接到总线系统。 也就是说， 在断开完成之后， 已经挂起从而没有做出响应的主 设备 100 或从设备 200 被复位， 以变为能够被操作的状态。此后， 主设备断开信号 409 或从 设备断开信号 509 被切换到非断开， 由此使得可以再次取得访问。另外， 在通过开启电源并 执行复位， 电源已经关闭的主设备 100 或从设备 200 变为能够被操作的状态之后， 主设备断 开信号 409 或从设备断开信号 509 切换到非断开， 由此使得可以再次取得访问。
     要注意的是， 尽管已经在假设 AXI 协议的情况下描述了本公开的实施例， 但是本 公开绝不受限于此， 因此可以全面地应用于每一个均允许分离处理的总线。 例如， 给出开放 内核协议 (OCP， Open Core Protocol)、 处理器本地总线 (PLB， Processor Local Bus) 等作 为这种总线的其它示例。
     应该注意的是， 本公开的实施例仅示出了用于实施本公开的示例， 并且如本公开 的实施例中清楚地指定的那样， 本公开的实施例中的特征 (matter) 和所附权利要求中指 定特征的公开分别具有对应关系。同样地， 所附权利要求中指定特征的公开以及添加有与 所附权利要求中指定特征的公开中的那些相同名称的本公开的实施例中的特征分别具有 对应关系。 然而， 本公开绝不限于实施例， 因此可以在不脱离本公开的主题的情况下通过针 对实施例进行各种改变而加以实施。
     本申请包含与 2010 年 8 月 19 日向日本专利局提交的日本优先权专利申请 JP 2010-183762 中公开的主题有关的主题， 其全部内容通过引用的方式合并在此。