一种电压产生装置 【技术领域】
本发明涉及模拟电路领域， 尤其是关于一种产生与温度相关电压的电压产生装 置。 【背景技术】
产生与温度相关电压的装置在稳压系统和温度传感系统中应用非常广泛。传 统的温度相关电压的产生装置是基于两个不同发射结面积的 BJT 管 (Bipolar Junction Transistor 双极型结型晶体管 )， 这类装置技术比较成熟， 能够产生精度较高的与温度成 正比的电压， 但存在以下不足 ： 第一， 由于电压受到 BJT 管的导通电压、 传统装置中 OTA 的共 模输入电平范围的限制， 传统装置不能应用在低电源电压下 ； 第二， 其中 OTA 须消耗大量的 功能， 而且流过 BJT 管的电流不宜过小， 所以传统装置的功耗最小在微瓦量级上， 不适宜用 于移动电子设备中 ； 第三 CMOS 工艺中的寄生 BJT 管会占用大量芯片面积， 直接增加该装置 的费用。
针对传统装置， 现在又提出了另一种产生与温度相关的电压产生装置， 如专利号 为： ZL 200710179600.9 的专利， 其提出了一种与温度相关的电压产生转置， 所述装置具有 面积小， 电源电压低和功耗低的优点。
上述 ZL 200710179600.9 的专利的电路具体可参见图 1 所示。其中， 所述与温度 相关电压产生装置 100 包括 6 个 PMOS 管 M1、 M2、 M3、 M4、 M5 和 M6， 以及若干导线连接而成。 其连接关系具体为 ： 所有 PMOS 管的衬底都连接到电源 VDD 上 ； PMOS 管 M1、 M2 的源极分别接 在电源 VDD 上 ； PMOS 管 M1 的栅极、 漏极， PMOS 管 M2 的栅极和 PMOS 管 M3 的源极在节点 3 相 连； PMOS 管 M4 的源极与 PMOS 管 M2 的漏极相连 ； PMOS 管 M3 的栅极、 漏极， PMOS 管 M4 的栅 极和 PMOS 管 M5 的源极相连于节点 2 ； PMOS 管 M5 的栅极， PMOS 管 M4 的漏极以及 PMOS 管 M6 的源极在节点 1 相连 ； PMOS 管 M5 的漏极。PMOS 管 M6 的栅极和漏极分别接在地 GND 上 ； 与 温度相关电压 VREF 在节点 1 上引出 ； 其中 PMOS 管 M1、 M2 的宽长比相等， PMOS 管 M3、 M4 的宽 长比相等。
但这种电路存在着 “背栅” 效应， VDD 的电压扰动会使得 PMOS 管 M1、 M2 与其他 PMOS 管的 Vth 变化量不一致， 从而导致输出电压与温度存在非线性关系， 产生误差。
因此， 需要提出一种改进的技术方案来克服上述问题。 【发明内容】
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施 例。 在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部 分、 说明书摘要和发明名称的目的模糊， 而这种简化或省略不能用于限制本发明的范围。
本发明的目的在于提供一种与温度相关的电压产生装置， 其消除了背栅效应， 克 服了现有技术中电源 VDD 扰动时对电压输出的影响， 提高了电路产生电压的精确度。
根据本发明的一方面， 本发明提供一种产生与温度相关电压的电压产生转置， 其包括 ： 第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 第五晶体管和第六晶体管， 其中 所述第一晶体管和第二晶体管的衬底连接到电源上， 第一晶体管的栅极和漏极， 第二晶体 管的栅极以及第三晶体管的源极连接在一起 ； 第四晶体管的源极与第二晶体管的漏极相 连； 第三晶体管的栅极和漏极， 第四晶体管的栅极以及第五晶体管的源极连接在一起 ； 第 五晶体管的栅极、 第四晶体管的漏极以及第六晶体管的源极连接在第一节点上 ； 第五晶体 管的漏极、 第六晶体管的栅极和漏极都接地 ； 所述第三晶体管、 第四晶体管、 第五晶体管和 第六晶体管的衬底分别连接到各自器件的源极上， 所述第一节点作为输出电压节点。
进一步的， 所述第一晶体管和所述第二晶体管的宽长比相等， 所述第三晶体管和 所述第四晶体管的宽长比相等。
进一步的， 所述晶体管为 PMOS 管或 NMOS 管。
进一步的， 在各个晶体管的宽长比满足如下关系 ：
3ln(W/L)6 ＞ ln(W/L)1+ln(W/L)3+ln(W/L)5
则第一节点处输出的电压随着温度升高而线性下降， 其中 (W/L)6、 (W/L)1、 (W/L)3 和 (W/L)5 分别为所述第六晶体管、 第一晶体管、 第三晶体管和第五晶体管的宽长比。
进一步的， 在各个晶体管的宽长比满足如下关系 ： 3ln(W/L)6 ＝ ln(W/L)1+ln(W/L)3+ln(W/L)5
则第一节点处输出的电压随着温度升高而保持不变， 其中 (W/L)6、 (W/L)1、 (W/L)3 和 (W/L)5 分别为所述第六晶体管、 第一晶体管、 第三晶体管和第五晶体管的宽长比。
进一步的， 在各个晶体管的宽长满足如下关系 ：
3ln(W/L)6 ＜ ln(W/L)1+ln(W/L)3+ln(W/L)5
则第一节点处输出的电压随着温度升高而线性增大， 其中 (W/L)6、 (W/L)1、 (W/L)3 和 (W/L)5 分别为所述第六晶体管、 第一晶体管、 第三晶体管和第五晶体管的宽长比。
与现有技术相比， 本发明通过对第三晶体管、 第四晶体管、 第五晶体管和第六晶体 管的衬底与各自的源极连接的改变， 消除了背栅效应， 从而克服了电源 VDD 扰动对电压输 出造成的影响， 提高了电压产生精确度。
【附图说明】
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例描述中所需要使用 的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一些实施例， 对于本 领域普通技术人员来讲， 在不付出创造性劳动性的前提下， 还可以根据这些附图获得其它 的附图。其中 ：
图 1 为现有技术中与温度相关电压产生装置的电路原理图 ； 和
图 2 为本发明中产生与温度相关电压的电压产生装置的电路原理图。 【具体实施方式】
为透彻的理解本发明， 在接下来的描述中陈述了很多特定细节。而在没有这些特 定细节时， 本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向 所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说， 为避免混淆本发明的 目的， 由于熟知的方法和程序已经容易理解， 因此它们并未被详细描述。此处所称的 “一个实施例” 或 “实施例” 是指可包含于本发明至少一个实现方式中 的特定特征、 结构或特性。在本说明书中不同地方出现的 “在一个实施例中” 并非均指同一 个实施例， 也不是单独的或选择性的与其他实施例互相排斥的实施例。
本发明提供一种改进的与温度有关的电压产生装置， 其可以消除差背栅效应， 使 得原有与与温度有关的电压产生装置产生出的电压更加精确。其具体的装置可参见图 2 所 示。
图 2 为本发明中与温度相关电压产生装置 200 的电路原理图， 请参阅图 2 所示， 所 述与温度相关电压产生装置 200 的电路包括 ： 第一晶体管 M1、 第二晶体管 M2、 第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5 和第六晶体管 M6 以及第一节点 1。
其具体的连接关系为 ： 所述第一晶体管 M1 和第二晶体管 M2 的衬底连接到电源 VDD 上， 所述第三晶体管 M3、 第四晶体管 M4、 第五晶体管 M5 和第六晶体管 M6 的衬底分别连 接到各自器件的源极上 ； 所述第一晶体管 M1 的栅极和漏极， 所述第二晶体管 M2 的栅极以及 所述第三晶体管 M3 的源极连接在一起， 图 2 中此处连接在一起的点为第三节点 3 ； 所述第 四晶体管 M4 的源极与所述第二晶体管 M2 的漏极相连 ； 所述第三晶体管 M3 的栅极和漏极， 所述第四晶体管 M4 的栅极以及第五晶体管 M5 的源极连接在一起， 图 2 中此处连接在一起 的点为第二节点 2 ； 第五晶体管 M5 的栅极、 第四晶体管 M4 的漏极以及第六晶体管 M6 的源 极连接在第一节点 1 上 ； 第五晶体管 M5 的漏极、 第六晶体管 M6 的栅极和漏极都与地 GND 相 连， 所述第一节点 1 作为输出电压节点。
在一个实施例中， 所述装置 200 中的晶体管可以为 PMOS 管也可以为 NMOS 管。当 然， 在实际应用中， 所述装置 200 中的各个晶体管一般使用 PMOS 管， 因为 PMOS 管的衬底可 以连接在电源 VDD 上也可以连接在其他电源上， 而 NMOS 则一般只连接在地 GND 上。
从图 2 中可以看出， 所述装置 200 中的第一晶体管 M1 和第二晶体管 M2 以及第三 晶体管 M3 和第四晶体管 M4 分别组成共源共栅电流镜。由共源共栅电流镜的作用， 要得到 流过 6 个晶体管的电流全部相等， 则一般会将第一晶体管 M1 和第二晶体管 M2 的宽长比设 置为相等， 且将第三晶体管 M3 和第四晶体管 M4 的宽长比设置为相等。
下面， 不妨选用所述各个晶体管为 PMOS 管为例， 来详细说明本发明的基本原理和 优点。在低电源电压情况下， 所有的 PMOS 管处于亚阈值区， 设所述 PMOS 管的电流为 ID 这 种情况下 PMOS 管的源栅电压 VSG 与漏极电流 ID 成指数关系， 见式 (1) ：
上式中 ID0 是由工艺确定的常数， W/L 是 PMOS 管的宽长比， Vth 为 PMOS 管的阈值电 压， VT 为温度的电压当量。将 VSG 用 ID 表达， 并且将各个参数与温度的关系计算进去， 得到 式 (2) ：
对于 PMOS 管 M6， 有：对于 PMOS 管 M5， 有：对于 PMOS 管 M3， 有：对于 PMOS 管 M1， 有：将上面式 (3) 到式 (6) 的左右两边分别相加， 得：
VDD ＝ [|Vth(T)|M1+|Vth(T)|M3+|Vth(T)|M5+|Vth(T)|M6]+4nVTln(ID(T))-4nVTln(ID0) (7)-nVT[ln(W/L)1-ln(W/L)3-ln(W/L)5-ln(W/L)6]
从式 (7) 可以将 nVTln(ID(T)) 项改写为 ：
将式 (8) 代入式 (3) 得 ：在实际应用中， 由于背栅效应的存在， 使得若电源电压 VDD 存在抖动， 则 PMOS 管 M1、 M3、 M5 和 M6 的 Vth 都会受到 VDD 的影响而变化， 而且变化量不尽相同。由于本发明中采 用了新的连接方式， 消除了背栅效应， 所述 PMOS 管 M1、 M3、 M5 和 M6 的 Vth 均相同， 从而使得 式 (9) 中的最后两项可以抵消， 克服了电源电压扰动对参考电压 V1 的影响。
从而可得如下结论， VT 是温度的电压当量， 与温度成正比， 如果选择各个 PMOS 管的 宽长比使得它们满足如下关系 ：
3ln(W/L)6 ＞ ln(W/L)1+ln(W/L)3+ln(W/L)5 (10)
那么 V1 的温度系数就是负常数， 也就是说 V1 随着温度升高而线性下降 ； 如果选择 各个 PMOS 管的宽长比使得它们满足如下关系 ：
3ln(W/L)6 ＝ ln(W/L)1+ln(W/L)3+ln(W/L)5 (11)
那么 V1 的温度系数就是零， 也就是说 V1 随着温度升高而保持不变 ； 如果选择各个 PMOS 管的宽长比使得它们满足如下关系 ：
3ln(W/L)6 ＜ ln(W/L)1+ln(W/L)3+ln(W/L)5 (12)
那么 V1 的温度系数就是正常数， 也就是说 V1 随着温度升高而线性增大。
由上可知， 该与温度相关电压的产生装置可以通过调整其中的各个 PMOS 管的宽 长比而改变装置的输出的温度特性。
综上所述， 本发明利用对原有电路中的 PMOS 管 M3、 M4、 M5 和 M6 的衬底分别连接到 各自的源极上， 消除了背栅效应， 从而克服了 VDD 扰动对电压输出造成的影响， 提高了电压 产生精确度。
上述说明已经充分揭露了本发明的具体实施方式。需要指出的是， 熟悉该领域的 技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。 相应地， 本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。