本发明涉及一种多计算机系统，尤其涉及一种具有合作能力的同构型多计算机系统及其合作方法。 目前，在计算机结构领域中，并行处理技术（Parallel Processing）已成为重要方向，其结构主要是多机系统，现在的研究目标在于高速运算和人工智能二方面，并已开始从实验室走向商业销售。尽管在当前市场上，冯·诺依曼（Von Neumamn）单机仍占绝对优势，並且人们仍在继续对其进行研究以便进一步提高速度，容量等各项指标。然而，由于单机理论极限取决于电子运动的30Cm/ns速度和CPU的体积，因此，对多机结构的并行处理的研究是必然的。埃里克丁·勒纳（Ericj.Lerner）在“高技术（high Technology）”杂志中1985年7月（P20）以“进入商用的并行处理（Parallel Processing gets down to business）”为题发表文章，其中介绍了以下几类有商用价值的代表性多机系统结构：
名称 单元数目 时钟间期 最高速度 存储器形式 其他特征
（ns）
1 MPP 16384 100 65 分布式存储器 小颗粒
BIPS
2 Connection 64000 1000 10 分布式存储器 小颗粒
BIPS
3 NONVON 8000 1500 16 分布式存储器 小颗粒
BIPS
4 IPSC 32- 100 2-8 分布式存储器 大颗粒
MFLOPS
5 Butterfly 128 - 200 分享存储器 大颗粒
MIPS
6 Sigma-I 256 100 100 分布式存储器 数据流
MFLOPS
7 Cedar 32 100 10 分享存储器 数据流
MFLOPS
（其中BIPS为每秒109条指令;MFLOP为每秒106条浮点指令;MIPS为每秒106条指令）。结合其他文章，总起来讲一般可认为当前的研究及商业前景具有下述特征：
A.方案和新设计多，分类方法也多，困难不少，整个技术处于发展扩张期;
B.商业应用中的分布式存储器类型很多;
C.研究目标是高速运算和人工智能，期望以之取代巨型、大型机市场;
D.由于多计算机在结构上的独立性，因而在多机结构中难于对系统进行管理和程序编制;对大颗粒机组合的数目至今最多至256。
E.多机结构设计和应用算法密切相关，系统达不到通用性;
F.各计算机之间联系是通讯方式，並建有专门通路。
然而，尽管对多机结构进行了很多研究，但和单机的计算机发展相比，由于技术上的困难，近期难于以多机来取代单机，在一些文献和杂志中（如“high technology”1985年7月在P26以“Parallel machin es take on supercomputer”为题所发表的文章中所述）认为其预兆不佳，其原因在于：①与单机相比，多机系统的管理问题太复杂;②多机系统地软件有待发展，而这些软件即使成功也大大不同于传统方式的软件，难以使用。
除了上述文章中介绍的情况外IBM在1985年的“并行处理国际会议（international Conference on Parallel Processing）”上表明他们正在研究RP3计划（参见G.F.Ptiten等著“Research Parallel Processor Prototype（RP3） introduction architecture”P264），这是一个hyber Cube加上Share memory（分享存储器）的结构。此外“电子学（Electrics）”杂志1983.6月在P114和P111上分别以“西欧期待并行处理成为未来的计算机（Western Europe Looks to Parallel Processing for future Computer）”和“日本正在试制可制造的数据流计算机（Japan is busy trying to make manufacturable data flow Computer）”为题发表文章，介绍了西欧的研究状况和日本在数据流方面的研究。
多计算机结构是上述各种多机结构中单元独立性最强，结构通用性最好，并在价格上有很大潜在优势的分支，尤其是同构的多计算机系统，其优点更是显而易见的。现有的多计算机结构的典型例子是：
1.Cosmic机，是第一个利用Hyber cube连接的机器，它是以2n个计算机单元为结点，每点具备n个点对点通讯连接，系统以MIMD的并行方式工作，用massage passing的算法，在Intel Scientific Computers公司的产品IPSC中仍见到对该方法的介绍。
2.transputer也是一种同构的多计算机系统，每种计算机单元有三个串行通讯口，以1-10Mbit/sec速度完成多机之间的通讯，以Oceam为语言工具。
但是，多计算机系统尽管得到了上述结构上的优点，而其付出的代价是其在系统管理软件编制方面的复杂和困难程序大大超过多处理机系统。具体讲，现有的多计算机结构，由于其单元保持了完整的独立性，从而使系统在用户和操作系统面前表现为多个独立的指令流和他们之间的仅有的通讯方式联系。作为系统管理，这种通讯模式具备的多机管理能力（表现为外部对指令流的管理能力）实在太弱，而作为面向应用的算法，这种多指令流加通讯的方式又大大限制了用户算法，因而只能有为数不多的模型才能和这种结构匹配。同时，由于这种多机管理和用户算法要求在同一层次，以同一手段加以解决，从而尽管多计算机结构系统在结构上的通用性很好，但却无法广泛应用，其原因在于它的多指令流+通讯形式无法在多机管理能力和对用户算法的适应能力上取得突破。它无法在整体上，在结构层次上为用户提供惯用的单流程图方式。
本发明的目的是提供一种具有合作能力的同构型多计算机（以下简称Cecoputer）系统，它包括若干根据本发明的单元计算机，以及连接各个单元计算机，並能传递数据的一组数据线（以下简称Ceco数据线）和一组用于对系统的工作状况进行管理的线（以下简称Ceco管理线）。
系统进入操作时，多机之间的单个数据传递都被压入机器周期层次，从而使Cecoputer系统中的工作机器周期（以下简称Ceco周期）具备了多机之间横向连系的能力，並使Cecoputer系统中的指令（以下简称为Ceco指令）能够完成多机操作，这意味着在指令层次上，即可解决大量的系统多机之间的硬件处理问题。
其次，Ceco指令表和单机的指令表以页面方式组合，从而形成具有相同操作码空间的结构，因此具备了丰富的扩张能力和自由设计能力，这为适应各应用算法和增强多机系统本身的管理能力提供了丰富的，其它方法不能比的潜力。
另外，由于为Cecoputer系统提供Ceco指令的指令码的单元计算机（以下称之为首机）决定了Ceco指令的执行，因此首机不仅可以独立执行，还将承担对系统控制和调度的责任，从而为用户提供了仍相当于单流程图形式的结构和算法。
因此，Cecoputer系统不仅基本上解决了先有技术多机系统中的一些困难，並且还可以利用Ceco指令的不同设计，把DMA，单片机，SIMD，MIMD，位片机，多机网络以及通用性，可靠性，可工程性等一些本来互不相干的技术和性能，融汇在一个极简单的Cecoputer系统和结构之中，並形成第二代的冯·诺依曼计算机结构。
本发明的目的还在于提供一种根据本发明的单元计算机。只要在原型计算机上作很少规则的改动即可以达到和现有的原构型计算机在机器码一级上相兼容，同时它还提供一个可设计的Ceco指令表，以满足新的功能需要。
本发明的另一目的是提供一种同构的，既可以做单机用，又可以在Ceco指令下进行多机合作的单元计算机。
本发明的另一目的是提供一种极为简单的Cecoputer系统的结构，它由单元计算机和Ceco总线（Cecoputer系统中连接各单元计算机的总线，由Ceco数据线和Ceco管理线组成）组成，而可以不加任何附件，並且单元计算机还可以单片化。
本发明的另一目的在于提供一种窗口部件，它可沟通各机之间的联系，並在相互配合下，完成系统各机之间的合作，根据不同的具体窗口结构，还可以建立不同类型的数据传递格式。
本发明的另一目的是提供一种工作在Ceco指令条件下的首机对从机的强有力的控制能力，从而可完成对从机的程序开发，故障诊断等任务。
本发明的另一目的是提供一种工作在Ceco指令条件下的同构型单元计算机，它们在Ceco总线上处于相同的结构地位，以实现以单元计算机为单位的硬件冗余和切换，有助于提高系统可靠性。
本发明的另一目的是提供一种工作在Ceco指令下的Ceco网络结构，它除了有通讯能力外，还有强有力的管理能力，从而在某些方面代替现有的分布式计算机网络结构。
本发明的另一个目的是提供一种通用的系统，它的单元计算机的引出线很少，从而为实现单元计算机的单片化或集成化组装，提供了良好的前景。
本发明的另一个目的还在于提供一种“维”部件，它作为单元计算机和各条可执行Ceco指令的Ceco总线的联接口，又可使单元计算机成为各Cecoputer系统之间的交汇点，从而把Cecoputer系统的线性空间扩展到多Cecoputer系统的多维空间，多层次的树型或其他拓扑结构形式。
本发明的另一个目的是提供用同一单元计算机组成从一个到成百上千个单元机的组合。
本发明的另一个目的在于以Cecoputer及其组合方式，使之能取代单机的结构和单机组成的网络结构，並作为基本的计算机应用形式。因此具备了各个方向，各种领域的广泛用途。
本发明的另一目的在于以单元计算机的通用性，可工程性，单片机及优异的系统性能，产生一个有竞争能力的性能/价格比。
本发明的另一个目的是提供一种很容易和其他单机的或多机的技术（如Co-processor，risc机，近邻相连接的通讯方式，共享存贮器等）兼备的Cecoputer系统。
本发明的另一个目的是提供一种极易理解和接受的同构型多计算机系统的合作方法，並利用该方法管理系统的操作和完成系统的软件编程。
本发明提供了一种具有合作能力的同构型多计算机系统，其特征在于包括一组能传送数据和对Cecoputer系统中各单元计算机进行管理的信号的Ceco总线;多个单元计算机，每个单元计算机包括I/O部件，存贮器M，内部数据总线IDB，编码和选择部件NCP，多机控制部件MCP，窗口部件WP以及CPU。Cecoputer系统的各单元计算机通过所述的Ceco总线相连。
下面，结合附图，我们可以进一步清楚详细的说明本发明的各种目的及这样那样的优点。
图1A是先有技术多计算机系统的分布式存贮器结构示意框图;
图1B、1C为先有技术多计算机系统的共享存贮器结构示意图;
图1D是根据本发明的一个实施例的系统结构示意图;
图2A表示在一般计算机中，抽取出与本发明有关的重要特征的结构示意框图;
图2B是与图2A相比较，根据本发明系统中的单元计算机的主要特征的结构示意图;
图3A是根据本发明的单元计算机中的编码和选择部件NCP的一个实施例框图;
图3B是根据本发明的单元计算机中的多机控制部件MCP的一个实施例框图;
图3C是根据本发明的单元计算机的MCP部件的具体实施例电路图;
图3D是根据本发明的单元计算机的MCP部件中的单稳态装置DW的一个具体实施例;
图3E是图3D电路的波形图;
图4A是根据本发明的单元计算机中的窗口部件WP的框图;
图4B是表明在MC中进入合作的单元计算机的窗口部件WP和Ceco数据线进行数据传递示意图;
图4C是表明CPU，存储器（或I/O），和窗口部件对单元计算机内部数据总线（以下简称IDB）的关系结构图。
图4D是同步并行窗口（8位）的一个实施例电路图;
图5A是根据本发明的系统中各单元计算机进入同步等待的一个装置的具体实施例及其时序图;
图5B是根据本发明的系统中各单元计算机进入同步等待的装置的另一个实施例及时序图;
图6A是一般计算机中CPU的译码阵列示意框图;
图6B是根据本发明的单元计算机的CPU的译码阵列的示意框图;
图6C是根据本发明的专用多机功能因子产生器的一个具体实施例电路图;
图6D是根据本发明的专用多机功能因子产生器在各种条件下所能产生的多机功能因子信号和附加译码阵列有效条件;
图6E是根据本发明，在CeCo指令非PC寻址的MC时，首从机可能出现的多机功能模式图;
图6F是表明了一条CeCo指令的设计以及在本发明的系统中执行过程的示意图;
图6G是表明系统执行CeCo指令下，把首机的一块存贮区内容移至从机的指定区域的示意图;
图7表示在现有的CPU片基础上，对单元计算机加以改制，以达到本发明对单元计算机的要求的实施例框图;
图8是根据本发明的系统的另一实施例;
图9是根据本发明的系统的又一实施例;
图10A是根据本发明的系统在异步並行工作方式的结构框图。
图10B是异步并行窗口部件（8位）的一个实施例电路图;
图10C是根据图10A图10B在三个设想的连续的MC情况下，处于发送和接收状态的窗口部件WP的时序图;
图11A是根据本发明的系统在异步串行工作方式的结构框图;
图11B是异步串行窗口的一个实施例电路框图;
图11C为一个8位的异步串行窗口的电路图;
图11D为异步串形窗口在一个MC内的波形图;
图12A是根据本发明的Cecoputer系统中的CeCo总线的一个实施例;
图12B是根据本发明的Cecoputer系统在异步串行传递数据情况下的CeCo总线实施例;
图13A是把根据本发明的窗口部件WP和MCP、NCP一起组成单元计算机“维部件”，並由其构成单元计算机的多维空间接口的示意框图;
图13B是根据本发明的“维部件”和CPU一起与多口存贮器相结合从而构成另一实施例的框图。
以下将结合附图对本发明进行叙述。其中，各图中的相同序号和字母代表相同的结构或意义。
图1A是先有技术的多计算机系统的分布式存贮器结构示意框图，其中M表示存贮器，P表示处理器或CPU，I/O表示I/O部件，100表示单个计算机，101表示计算机与总线的连接线，它们和其它部件一起构成独立的计算机并以此形式出现于系统中。该系统可是通讯或宏命令等其它形式，宏命令是由各机自己（或起因于中断）把I/O总线上的信号或数据识别为宏命令，然后去执行。而通讯则是先送完邮件，再由各机对邮件进行识别后再予执行。但是，这类结构很难对各指令流本体进行控制。
图1B、1C为先有技术的多计算机系统的共享存贮器结构示意图，其中，通过内部连接网络102达到计算机和存贮器之间的连接。
图1B为分块式共享存贮器结构示意图，M1、M2…MN分别表示N个存贮器，连接网络102可将各存贮器与各处理机对应起来进行並行操作。由于共享存贮器是作为计算机的一个地址区存在（工作时），因此内部连接网络包括地址线、数据线和控制线等，其本身结构很复杂。
图1C为集中的共享存贮器结构示意图，其连接网络102由时分或优先权方式决定由哪个计算机占有共享存贮器M。
与图1A所示的分布式存储器结构的I/O口通讯方式相比较，共享存贮器系统的通讯更为便利，但在多指令流的控制方式、控制能力和控制深度上二者相同，因此它们同样存在系统管理的困难。
图1D是根据本发明的一个实施例的系统结构示意图，其中，由多个单元计算机103和CeCo总线一起组成了Cecoputer系统。在单元计算机103中，除了具有存贮器M、I/O部件、内部数据总线IDB等一般计算机部件之外，还具有根据本发明的窗口部件WP、CPU及多机控制部件MCP、编码及选择部件NCP。其中的窗口部件WP受CPU控制，它没有地址线，通过两条来自CPU的控制输入线104、105使窗口部件WP接收CPU以MC为频率对它进行控制的信号，以决定窗口部件WP是否有效导通和数据进/出窗口部件WP的方向，窗口部件WP作为单元计算机103的IDB上除主部件，从部件之外的第三种类型部件，在控制信号的控制下，也可对IDB进行读写。CeCo总线包括一组CeCo数据线和一组CeCo管理线。
图1D所示系统的工作过程如下所述，当接通电源后，Cecoputer系统可通过硬件方法（如MCP中建立一个S ch/fo引脚，系统对此引脚接上某个电平，从而分别出首从机来）或软件方法，或软硬结合的方法（如开机全部为从机，各机独立运行，建立一多机的首机申请仲裁装置，申请到的便为首机），在N个单元计算机中选定一个首机。另外，利用CeCo指令，达到首机的态传递，也可以建立起新的首机来，而Cecoputer系统中的其余单元计算机则为从机。此时，各单个计算机仍根据其各自的程序进行独立的操作。当系统要求进行合作时，可以由用户编写的首机程序来指定n-1台从机（n≤N）进行合作。（如果Cecoputer系统中的所有单元计算机都进行合作，则无需这一操作）。此时，首机发出一同步脉冲信号，该信号通过CeCo总线中的CeCo管理线106送至各个单元计算机，命令首机和n-1台从机在执行完本条指令之后，于下一条指令的起始时刻进入踏步等待，在该同步脉冲的后沿，进行合作的首、从机即进入同步的CeCo指令状态。然后，首机窗口部件WP受CPU控制，送出CeCo指令码到CeCo数据线上，而选中合作的从机的窗口部件WP也受其CPU控制，允许CeCo数据线上的CeCo指令码进入该机。此后，首、从机一起同步地合作执行该条CeCo指令。在执行完一段CeCo指令后，根据需要，合作的各单元计算机可同时或逐步地退出合作，仍回复到各自独立操作的状态。
图2A表示在一般计算机中，抽取出与本发明有关的重要特征的结构示意图。用它与图2B进行比较，可以更清楚明了的说明根据本发明的单元计算机的技术特征。
图2B是与图2A相比较，根据本发明系统中的单元计算机主要特征的结构示意图。它通过Cecoputer系统得到S ch/fo信号，定义出首机或从机，当要求进入多机合作时，系统首先由首机的NCP部件通过与各单元计算机相连的编码线200发出一个进入NCP部件的信号，当该机被选中为要求进行合作的从机时，NCP部件再向MCP部件输出一选中信号NCS，再由首机的NCP部件发出多机合作启动信号CST，MCP部件接收该信号后，向系统同步进入线ssync发出一个定宽脉冲。所有为NCS信号选中的从机和首机在收到此脉冲后，其MCP部件向CPU发出同步脉冲信号sync，本机状态标志信号 ch/fo以及命令CPU进入公用由PC寻址的状态信号（以下简称CPT）。CPU接收到上述信号后，执行完正在执行的指令并在下一条指令的起始进入等待，直至在同步脉冲sync的后沿来到时，执行CeCo指令的各机进入了同步，CeCo指令由指令所包括的多个CeCo机器周期组成，每个CeCo周期中多机的配合和协调是通过由各自CPU发出的四项称之为机器周期的多机功能因子信号（简称为多机功能因子）完成的。这些CeCo机器周期在各自CPU的顺序排列下，其传递内容被CPU视为操作码，数据或地址。由于CeCo指令保证了各机共享首机以PC寻址的字节，因此，同步也得到了保证。多机功能因子信号来自各自的CPU，其中，在104、105线上的两个信号用于控制窗口部件WP，决定窗口部件WP的导通和方向，各机的这二个信号相互配合，从而完成多机之间的数据传递。另二个信号则用于控制调整计算机内部的CPU和存贮器等对IDB的读写。由于多机功能因子信号使各单元机内部完成了对IDB读写的修正，並在CeCo数据线上完成对各窗口的管理，从而形成了多机数据传递的三要素：“源、通路和目的”。从而完成了在一个MC内的数据传递。
图3A是根据本发明的单元计算机中的编码和选择部件NCP的一个实施例框图。编码器300依次接收IDB的指令码，当系统定义为首机时，由 ch/fo信号控制使首机的编码器300送出编码到编码线，对从机而言， ch/fo信号使编码器300对编码线呈高阻状态。编码线的宽度可以扩展，其中301为编码地址线，302为Cecoputer系统进入合作启动线，303为选通寄存器总清，304是选通信号线。逻辑比较器305将输入的本机编码与首机通过编码地址线301送来的编码地址信号相比较，当其相同时，其结果306送至与门307，并在选通信号304到来时通过308输出一信号至选通寄存器309，将其设为“1”电平，反之则无影响。选通寄存器309的输出信号NCS送到多机控制部件MCP，同时系统进入合作启动信号CST也送往MCP。当系统需要重新确定参与CeCo指令的单元计算机时，通过总清303将一正脉冲信号送至各单元计算机选通寄存器309的R端，从而使各机都不选中，然后，再依次置电平。
在此应提请注意的是，由于结构要求和工艺的不同，NCP的结构可以有多种形式，甚至可以完全省去不用。
图3B是根据本发明的单元计算机中的多机控制部件MCP的一个实施例框图。其中CPU的总清 Reset、态传递信号、NCP部件的NCS信号和系统初始化定义的S ch/fo信号输入计算机态寄存器309，以决定本机处于何种状态（即首态还是从态）。然后，计算机态寄存器309输出- ch/fo信号，它分别送至CPU和同步脉冲发生器310，310接收态寄存器的输出信号和CST信号后，在本机为首机时，310将产生具有一定宽度的同步脉冲信号，该信号不仅送往本机SC装置311，还经ssync线送至各从机的SC装置，如果本机为从机，则同步脉冲发生器310无输出，SC装置311将接收由首机300发出通过ssync线送来的同步脉冲信号。SC装置311接收到ssync线送来的信号、NCP部件送来的NCS信号和 CST信号，从而产生送往本机CPU的sync信号、CPT有效信号及结束CPT的信号。
图3C是根据本发明的单元计算机的MCP部件的一个具体实施例电路图。其中，计算机的态寄存器309由非门313、或非门314、315、D触发器316、与门317组成;同步脉冲发生器310由三态禁止门318及单稳装置319组成;SC装置311由与门321、D触发器322、与门323组成。其工作原理如下所述：当系统加电时，由 Reset和S ch/fo信号通过非门313、或非门314、315对D触发器316置位，当态传递线326送来一“态传递”脉冲信号时（该信号可来自硬件，亦可来自指令软件转换来的触发），与门317输出一信号触发D触发器316的CP端，使其翻转。当本机被定义为首机时，D触发器316的Q端输出为“0”电平，当本机被定义为从机时，Q端输出为“1”电平。因此，只有当本机为首机时，三态禁止门318才允许单稳装置319产生的同步脉冲进入ssync线。当本机为从机时，三态禁止门318封锁，与门321只接收经ssync线而来的同步脉冲。与门321将NCP部件送来的NCS信号和同步脉冲信号相“与”而产生一本机的同步信号sync，其分别送往本机CPU和与门323，与门323将其和来自CPU的标志进入同步等待踏步状态的信号Rsync相“与”（对不同的机种而言，Rsync信号可能不同，但都是在本机CPU进入下一条指令的开始处产生的一脉冲信号），从而在本机CPU进入下一条指令的开始处产生一个输出至D触发器322的S端，D触发器322的Q端信号作为CPT信号去往本机CPU。当CST信号撤销时，其后沿触发D触发器322的CP端，从而使其D端的地电平进入，以消除CPT信号。其中，CPT信号也可由SYNC信号的后沿触发产生，要做到这一点是很容易的。
图3D是根据本发明的单元计算机的MCP部件中的单稳态装置DW的一个具体实施例。其中的计数器330在CST信号为零电平时强制清零，使Qi＝0，当CST为高电平时，它和 Qi经与门331相“与”后的输出被送至与门332的一个输入端，它使时钟信号CLK321通过与门332到达计数器330的计数端，这时计数器开始计数，直至Qi＝1，使门331输出为“0”电平，从而封锁门332，阻止CLK信号送计数器使计数器处于停止态，直至CST结束成为“0”电平后，再次强制清计数器，回复到初始等待下一个CST信号的状态。计数器的Qi决定了线335上输出脉冲的宽度，它被要求必须大于所有可能出现指令的时间长度，以便在其脉宽内，使所有选中的单元计算机能执行完当时正在执行的指令并进入等待踏步状态。
图3E是图3D电路的波形图，其中的脉宽L由计数器输出Qi决定。
图4A是根据本发明的单元计算机中的窗口部件WP的框图，其中的窗口部件WP一端与IDB相连，另一端与CeCo数据线相连，在不同应用条件下，它可以是一双向三态禁止门，也可以是其它结构。由CPU而来的控制线104、105上的两个多机功能因子信号控制其是否导通和数据进出该窗口的方向。显然，也可以把这两根控制线改变成各自独立控制一个方向导通时间的导通控制方式。窗口部件WP工作在指令的机器周期层次上。
图4B是表明在MC中进入合作单元计算机的窗口部件WP和CeCo数据线进行数据传递的示意图;在执行CeCo指令的各单元计算机中，只能有一个单元机的窗口部件WP处于（WV、DO）态，其余的只可能是（WV、DI）态，即只有一个窗口部件将其IDB上的数据通过CeCo数据线送至各单元机的窗口部件。此外，窗口部件WP还可能处于（WE、/）态，这表示在该MC，此窗口部件呈断开的高阻态。若窗口部件结构改变，只要CeCo数据线作相应改变，则仍能完成上述操作，这将在后面给出的实施例中进一步予以描述。因此，窗口部件WP把多机的通讯分为两部分，一部分由各窗口部件和CeCo数据线组成，它通过对各窗口部件的控制，达到多机之间的配合，另一部分是在计算机内部由主、从部件和窗口部件及IDB组成，由各机CPU发出的多机功能因子信号，来控制各机内部三类部件对IDB的存取操作，如下面的图4C所述。
图4C是表明CPU，存储器M（或I/O），窗口部件对IDB的关系结构框图。窗口部件WP与主部件CPU和各类从部件（如存贮器M）都能对IDB传递数据，它们都工作在MC层次，它与从部件不同之处在于没有地址线，而是直接由CPU发出的多机功能因子信号来控制，因而它是IDB上除主从部件之外的新的：第三类部件。在单元计算机的读写MC中，若对窗口部件的控制信号为（WV、DO），则数据从IDB上读出並经窗口部件送至CeCo数据线，但在窗口部件处于（WV、DI）时，必须有二个信号（ CV/CE、 MV/ME）用来对机器内部的原读写MC中的源部件进行屏蔽调整，以避免在IDB上引起竞争，达到保护之目的。与此同时，这二个控制信号又可用来处理CeCo指令需要的屏蔽设计。
图4D是同步并行窗口部件（8位）的一个实施例，它实际上由若干双向三态禁止门构成，线450、451分别控制其导通方向和时间，译码器452接收来自CPU的 WV/WE、 DI/DO信号，从而制得（WV＊DO）450和（WV＊DI）451的组合输出。当WE有效（即窗口呈高阻态）时，窗口部件隔离IDB和CeCo数据线。
图5A、5B表示在各单元计算机内，sync信号如何使CPU进入等待状态的。它包括二种等待踏步状态和多种接线方式。但是无论它是否在形式上利用CPU的中断，实际上它必须在sync信号出现时开始，直到CeCo指令解除之前，能屏蔽所有的首从机CPU中断成为“最高级”，否则任何中断都将破坏CeCo指令的执行。除非能保证中断也是同时、同步发生在所有合作的单元机上。
其中，图5A是根据本发明的系统中各单元计算机进入同步等待的一个装置的具体实施例及其时序图。它利用了现有的CPU的Wait或ready信号输入和机器周期中等待响应时钟周期TW，在sync为高电平时，当且仅当下一条指令的第一个机器周期M1来到时，与门501便产生等待信号502，使指令踏步在M1的T2和T3之间的TW上，虽然有关各机进入TW状态的时刻不同，但只要同步脉冲sync有足够宽度，它们就能在sync＝1期间进入同步等待踏步。一旦sync信号变为“0”电平，则各机开始同步进入T3状态。图5A的时序图表明了在sync在高电平期间首机和从机在T1时刻进入同步等待踏步，在sync为低电平期间，首、从机同时在T3处进入同步的情况。
图5B是表明根据本发明的系统中各单元计算机进入同步等待的另一个装置的具体实施例及时序图。这种情况下，要求单元计算机的CPU建立一种新的、能踏步在下一条指令的第一个机器周期的T1，它相当于CPU在指令之间作halt询问，而不是在机器周期之间，其波形图如图5B中所示，其它方面的关系和图5A所示的方法相同。
在利用本方法进入同步时图3C中RSYNC信号可以不用，而利用sync的信号后沿，使触发器322输出CPT为有效。
图6A是一般计算机中CPU的译码阵列示意框图;在此只是用于与根据本发明的CPU有关部分作比较用，因而它并非唯一的表达形式。它包括操作码寄存器602、指令时序603及向译码阵列送入有关信息的连线605、606，译码阵列通过604输出指令下各种机器周期（例如读写机器周期）的有关信号。本图还包括了那类有预取指令码的机器结构，在那些机器中，指令是顺序的而机器周期可以前后穿插，但仍然存在一种MC的时序关系，因而並不防碍本发明的实施。
此外每个MC的执行，要由CPU定义出源地址和目的地址，定义出机器周期类型，从而建立数据传递过程。他们可以不是由译码，而由组合逻辑等方式实现，这类情况也包括在本图所示的情况之中。
图6B是根据本发明的CPU的译码阵列的示意框图。它在图6A所示译码阵列的基础上，又增加了若干附加阵列（如608，609），每个附加阵列和原阵列一起，称为一个指令表页面，它可由ROM组成，亦可为用户程序可编的RAM结构。其中，在附加阵列无效情况下的O页面即为原计算指令表，这时可作单机使用，即处于独立操作不与它机合作的状态。当本机为合作的单元计算机时，由软件定义的页面标志610指定多机状态下的页面，在各条CeCo指令中，由给定的指令（操作码）和可能的MC序号，使附加阵列产生一组多机功能因子信号，但是，仅在非PC寻址的机器周期时，由专用多机功能因子产生器611通过616送出信号使附加译码阵列被选中，才能将这组信号通过线615送出。当且仅当PC寻址时，专用多机功能因子产生器611受 ch/fo，CPT以及“PC＝1”信号控制，产生专门的一组多机功能因子。
所述功能因子为：
CV/CE：CPU对IDB的读写有效/无效。
MV/ME：存贮器等从部件对IDB读写有效/无效。
WV/WE：窗口部件有效/无效。
DI/DO：数据通过窗口部件进入IDB/数据送出到CeCo数据线。
其中，前二项信号用于调整原有的读写MC，完成所需的屏蔽控制，而后二项则用于管理窗口部件WP。部件614在原来的读写MC基础上，对来自专用多机功能因子产生器的（ CV/CE MV/ME）信号进行调整。在（CV、MV）时，则无调整而仍保持原MC。当要求ME时，可用消除CPU读写信号的办法，亦可用切断存储器与IDB的通路或除去地址片选信号的方法使存贮器等从部件对IDB的读写无效。当要求CE功能时，要把在CPU内部的寄存器的读写信号清除掉。窗口时序调整器613是在接收到（ WV/WE、 DI/DO）信号后，将其在时序上做些调整，以避免相邻二个MC可能产生的重叠现象，这种重叠现象将导致在IDB或CeCo数据线上出现竞争，并可能损坏机器，调整的方法是缩短WV的时间宽度。经这样的过程，四个功能因子信号就分别控制CPU和存贮器等从部件对IDB的读写以及窗口部件的状态。当各单元计算机处于独立工作状态时，专用多机功能因子产生器611产生的多机功能因子信号恒为（CV、MV、WE/），它表示了此时根据本发明的单元计算机的工作状态与常规计算机的工作状态相兼容。
图6C是根据本发明的专用多机功能因子产生器611的一个具体实施例电路图。地址译码器620接收“PC”寻址标志信号、CPT和 ch/fo信号，其输出分别送至专用多机功能因子阵列619和附加译码阵列，在CPT＝0期间，使地址译码器620的输出622有效，它使619产生一组功能因子信号，该组信号控制各单元计算机使之处于独立操作状态。在CPT＝1的PC寻址期间，地址译码器620的二个输出623、624由 ch/fo选定其中一个有效，使首机和从机内各自产生一组专用多机功能因子信号。在CPT＝1的非“PC”寻址期间，地址译码器620的输出616有效，它与页面标志操作码及其MC时序（见图6B）一起送往附加译码阵列，从而使其产生非PC寻址MC的多机功能因子信号。附带说明的是，专用多机功能因子阵列619和附加译码阵列在结构上可以是同一个阵列，此外，还可以在CPT＝1、PC寻址情况下，以操作码及MC时序寻址方式得到专用多机功能因子信号。当然后者会使附加译码阵列增加很大体积。
图6D是根据本发明的专用多机功能因子产生器在各种条件下所能产生的多机功能因子信号和附加译码阵列有效条件。当CPT＝0时，由专用多机功能因子产生器611产生的多机功能因子信号为（CV、MV、WE、/）。此时即为各机处于独立操作状态。当CPT＝1时，若进入合作的各机进入PC寻址的MC，则首机的专用多机功能因子产生器产生的多机功能因子信号恒为（CV、MV、WV、DO），而从机的专用多机功能因子产生器产生的多机功能因子信号恒为（CV、ME、WV、DI），形成公用由首机PC寻址的指令码，由于各机接收到相同的操作码，因而保持了该条指令过程中的多机同步。这种以相同操作码使合作的各机保持同步的方法，使得原指令表中的不等长指令的使用是有条件的。若进入各机的合作处于非PC寻址的执行机器周期时，则由图6B所示的附加译码器阵列产生CeCo指令所定义的多机功能因子信号。由于本发明的CeCo指令的组成方法可以不改变单机中的指令表操作码结构，因此，根据本发明的单元计算机可以和作为改进基础的原构型计算机的软件在机器码一级相兼容。同时由于单机和多机在CPU中表现为指令表的O页面和其他页面的区别，因此新的单元计算机既可以作单机使用，又可以在Cecoputer系统中运行ceco指令以进行多机合作。在此要说明的是，可能有为数很少的几条新指令进入原来的操作码空间并占用部分操作空间。由于操作码空间很灵活，因此根据CeCo指令的数量需要可以任意扩充。此外，为提高能力，也可能对几条指令的原MC重新定义。或对机器周期的数目进行修改，例如为达到DMA功能，需要对读写的指令进行修正，这些改动将有可能发生在601～607（见图6B）范围之中。当然，也可对指令表全部重新进行设计。
图6E是根据本发明，在CeCo指令中，非PC寻址的MC时，首从机可能出现的多机功能模式图。这也是图6D中由附加译码阵列产生的多机功能因子信号控制的多机之间可能出现的工作模式。为简便起见，只用一个首机和一个从机进行说明，其中C表示首机，f表示从机，M表示存贮器，其它部分为叙述方便在此略去。图中列出了在CPT＝1时的非PC寻址期间，可能出现的五种类型十六种情况，在每种情况下，都写出了多机功能因子信号的状况，它们被具体定义到CPU中的附加译码器阵列里去。其中，凡是首机向从机传递数据都可有广播功能，但反过来，只能有一个从机向首机送数。图6E表格中的前四种类型的十二种情况，都可以通过不改变原CPU的读写格式而只作屏蔽修正予以实现。但第五类型中的四种情况，则要求在相同操作码的MC下，由首、从机条件修正读写周期。如上所述，若附加页面阵列是用户程序可编的，则用户可根据需要，编写需要的CeCo指令，并形成页面形式的CeCo指令表，这种CeCo指令的编写是相当灵活的，选择的余地也很大。
图6F是表明了一条CeCo指令的设计以及在本发明的系统中执行过程的示意图。其中，Load（HL），n指令定义为：将数n仅送所有从机的（HL）地址。它仍为三个机器周期，其中M1为读操作码，M1、M2都是由PC寻址的字节，M3执行的是CeCo指令定义的多机功能。
图6G表明系统执行CeCo指令，把首机的一块存贮区内容移至从机的指定区域的示意图。若仅从单机指令来看，这是在Z80中把长度为B3B2的存贮模块，从以B3′B2′为起始地址的区，搬到以B3″B2″，为首地址的区去。但在CeCo指令下，这段形式不变的程序，由于应用了“公用由PC寻址的字节”技术和对 LDA，（HL）、LD（DE），A的非PC寻址MC作了多机功能定义，从而使该段程序完成的任务是：把首机中首地址为B3′B2′，长度为B3B2的存贮区内容，搬到从机中的首地址为B3″B2″的存贮区中。
其过程如下：
在01～03指令中，由于B2，B3是PC寻址，因此，首从机的寄存器BC、DE、HL都被置成各机相同的内容，在04，05指令中，对A←（HL）、（DE）←A这二个非PC寻址的MC作了首、从机不同的定义。
在A←（HL）时，定义首机为（CV、MV、WV、DO），即WPA←（HL），从机为（CV、ME、WV、DI），即A←WP。其结果使首机中（HL）寻址的字节也送到从机的A中，从机的地址总线虽然照旧寻址，但没有数据从存储器送至IDB。在（DE）←A时，又定义首机为（CV、ME、WE、/）即←A的空执行，从机为（CV、MV、WE、/）即（DE）←A，其最终结果使首机的（DE）寻址内容保持不变，而从机则写入了来自首机的内容。如此，一个字节从首机到了从机，由于（BC）已设定，06～09指令使上述04、05继续下去，直至该模块搬移全部完成。
图7表示在现有的CPU片基础上，对单元计算机加以改制，以达到本发明对CPU的要求的实施例框图。
其中，包括一个指令跟踪部件，用于跟踪原CPU中的时序并和其同步，它由操作码锁存器702和指令MC时序跟踪703组成，702和IDB相连，并在指令的开始机器周期读入操作码;指令的时序跟踪以机器周期为单位，受操作码控制。一个页面标志610，附加译码阵列609，和专用的多机功能因子产生器611和窗口时序调整613。除指令跟踪部件外，其它部件和图6B中所述的功能、效用相同。但可酌情作各种简化，必然区别是该部件只产生三项多机功能因子，它少了 CV/CE功能因子，这是因为对于一个现有的CPU，想达到机器周期下的CE的功能几乎是不可能的，因而在CeCo周期中，多单元计算机的状态是由上述三项多机功能因子信号而予控制的。
由于各种市售的CPU品种极多，各芯片的输出信号也不同，总线及指令的方式也有不同，因此，跟踪方式及信号的获取方法都不同，会有不少变形，但它们都是在本发明的范围之内。
本图所示的工作过程如下，当一条指令开始时，由各机的专用功能因子产生器611产生输出，结果使各机的IDB上有一个相同的、来自首机的CeCo指令操作码。此时跟踪部件的操作码锁存器702从IDB上读取操作码并将其锁存起来，指令时序跟踪703不断地指出当时的MC在指令中各MC的序号。跟踪部件 的输出最后以地址形式送到附加译码阵列上。在CeCo指令的整个PC寻址字节期间，由专用多机功能因子产生器611送出首从机匹配的信号，达到CeCo指令码的共享。在非PC寻址字节期间，由附加译码阵列控制输出，实现CeCo指令的多机功能。在实际的结构中，专用多机功能因子发生器611和附加译码阵列可是同一个ROM结构。
图8是根据本发明的系统的另一实施例。在该系统中，由系统来固定首从机，并在进入首从机合作时，系统所有的从机都和首机进行合作，因而无须再选从机，由图可知，其中单元计算机800的NCP部件除I/O口外，已不复存在，MCP部件也有很大的改变。其工作原理如下所述：由首机的I/O部件801送出-CST信号，触发单稳DW803使其产生具有一定宽度的Sync脉冲信号，该信号经系统同步进入线SSync送至各机的CPU，使各机从下一条指令的开始进入同步等待踏步状态。该sync信号还送至各机的与门805的输入端，它和Rsync信号相“与”，使与门805在sync脉冲中，指令第一个MC的T1时刻产生一输出信号，它使CPT信号发生器804产生CPT信号，经线806送往CPU，指示CPU进入公用PC寻址的字节状态。当CeCo指令结束时，利用各自的I/O部件801所产生的信号的后沿，使各CPT信号发生器804置0，从而使多机退出合作。图中涉及的其他部分，由于其工作原理和作用已在前面详细叙述过，因而在此不予重复。本结构对于利用现有的处理器、利用软件处理、对首从机专用固定的情况是很实用的和简单的。
图9是根据本发明的系统的又一实施例，在该系统中，首机固定不变，而与之进行合作的从机可以通过专线动态地预选定。与图8相比，其区别在于本图的首机900有一硬件I/O口901，其输出分别送至各机，每一位输出都可指定一单元计算机。当系统要求进入合作执行CeCo指令时，首机的I/O口906发出一去往单稳DW902和905的信号，I/O口901发出分别去往各机的与门903的信号，去往单稳DW902的CST脉冲信号触发单稳DW902，使其产生一脉冲信号，该信号经系统同步进入线ssync，送到各机，并和首机I/O口901的输出在与门903处分别相“与”，因此，只有为首机预选中进入合作的从机，在其与门903的输出才产生sync信号，它分别送往CPU和与门904，使CPU进入同步等待踏步，并和Rsync相“与”后使CPT信号发生器905置1。若该机未被首机I/O口901所选中，则该机仍处于独立操作状态。图9、图8和图3A的一个区别是CST不再是总线，而改由利用各机I/O口906的某个输出位，用CeCo指令使各机的905请零。CST是否采用总线格式并不重要，二者的功能是一样的，主要取决于总线是否 方便。由上述对图8图9的描述可知，只需在其基础上，在单元计算机中加一首从态触发器，又可构成本发明的具备首从态转换的另一实施例。
图10A是根据本发明的系统在异步并行工作方式的结构框图，在该图中，进行合作的各单元计算机在指令层次上仍保持同步，但是多机之间的数据传递是异步并行状态。图中，WP是异步并行窗口，100′是双向数据传递速率控制线，它与传递速率控制总线101′相连，102′是异步等待线。图中只画出了需要说明的部件，而其他部件的设置，构造及工作原理与同步情况一样，因而在此不再重复。其工作原理如下：在进入合作的各机已同步后，若CPU通过线104，105而来的多机功能因子信号为（WV、DO）时（在该系统中只允许有一个单元计算机处于此态），使窗口部件WP输出一数据传递速率的脉冲信号，该信号经线100′传出，再由传递速率控制总线101′传到进行合作的其他单元计算机103′。窗口部件WP在此之前还发出一信号经线102′传至CPU使其处于延长本MC的等待时钟周期TW状态，这时，数据从IDB通过窗口部件WP到达CeCo数据传递线上，当CPU通过线104、105送来的多机功能因子信号为（WV、DI）时（该系统中允许有n-1台机器处于此态），窗口部件WP接收CeCo数据传递线的数据，并送入窗口寄存器，窗口部件通过102′发出信号使CPU处于MC的Tw等待状态，由101′通过100′送至各窗口部件WP的信号可调节被传送数据的速率，并使发送数据和接收数据的速率保持相同。
当异步数据传递速率脉冲信号结束时，进入合作的各机由该信号后沿触发使得：（1）.各机的异步等待线102′上的信号消失，从而使得该MC脱离等待状态，并继续完成该MC;（2）.该信号可被用来使窗口部件WP内的寄存器锁定CeCo数据传递线上的内容，使该机器周期在IDB上其余的存取操作变成窗口部件WP和IDB关系，从而使之与CeCo数据线分离。
图10B是异步并行窗口部件（8位）的一实施例电路图，其中，与图4D相比在两总线之间的开关部分，增加了寄存器113′，用来锁定CeCo数据传递线上的内容。
译码延迟器106′接收来自CPU的 WV/WE、 DI/DO信号，并输出定义本机窗口功能的WV＊DO和WV＊DI信号，为防止由于多机相位差形成相邻机器周期时间上的重叠，从而导致CeCo数据线上的竞争，WV＊DO应比WV起点延迟（终点一样），延迟量可由不同的机种而定。非门115′的输出WV信号前沿去触发107′，使之产生使CPU处于Tw时钟等待周期状态的信号，并由100′而来信号后沿清零，使CPU继续完成该MC的其余部分操作。当106′输出WV＊DC有效时，传递速率脉冲产生器108′接收106′的输出并产生一脉冲信号去往三态禁止门109′，109′再输出一等宽的正脉冲信号到100′，由其将该脉冲信号送至各单元计算机，这时，由线104′控制的开关部分，使数据从IDB到CeCo数据传递线上。当106′输出为WV＊DI有效时，109′的输出为高阻抗状态，这时，由线105′和110′控制开关部分，使数据从CeCo数据传递线到113′，然后再到IDB。
图10C是根据图10A、10B在三个设想连续的MC情况下，处于发送和接收状态的窗口部件WP的时序图。在MA周期中首机窗口部件状态为（WV、DO），从机窗口部件状态为（WV、DI），各自的WV信号使线102′上电平变高，从而令CPU进入机器周期的等待状态。与此同时，（WV、DO）的首机窗口部件通过100′发出一宽度LA的数据传送速率脉冲信号，该信号经线101′送至从机窗口部件，因此从机窗口部件的100′线也有同样的一个脉冲信号，在此期间，首机的窗口部件经CeCo数据传递线向从机的窗口部件发送数据，在传递的脉冲信号LA结束后，该信号的后沿分别使首、从机的窗口部件在线102′上产生低电平信号，从而使各机脱离等待状态，继续完成自己的MC。在MB期间，从机的窗口部件为（WV、DO），首机的窗口部件变为（WV、DI），它们同样在WV开始时，令各机进入等待状态，但此时，是从机的窗口经100′发出一宽度LB的数据传递速率信号，首机窗口部件经线100′接收该信号，在此信号期间，从机窗口向首机窗口通过CeCo数据传递线发送数据，当100′上的信号结束时，它的后沿使各机102′上的信号复零，从而使各机脱离等待状态。在MA和MB过程中，由图可知各机的Tw数目不同，本发明正是利用了这一差别，来调节由于各种原因而出现的异步现象，并且不让异步导致积累。MC是各机都处于（WE、/）情况下的机器周期，此时，线102′上的信号处于无效状态，所以各机能直接独立完成其MC。但这样做的结果将积累不同步的差异，当该积累达到可与MC长度相当时，将会出现失去同步现象。因此，要求限制Mc连续出现的数目。由于它只可能出现在非PC寻址MC的无多机通讯情况中，因此实际上在MC中出现连续多个Mc可能性很小。或者说，在CeCo指令的设计中要有意的避免出现这种情况。由图还知道，LA、LB由各机产生，其宽度可由多机间数据传递时间调节，且LA、LB的宽度还允许不同。数据的传递速率一般取时钟的倍数，由在CeCo数据线上需要的传输速度来决定该数值，该数值的具体设定还可由外部引线的硬件方法或在窗口部件上建立一个I/O口地址，用I/O指令来设数的软件方法而予实现，这些技术对本发明所属技术领域的一般工作人员来说是显而易见的，因而在此不予一一详述。
图11A是根据本发明的系统在异步串行工作方式的结构框图，在该图中，进行合作的各机在指令层次上仍处于同步状态。但数据在多机传递过程中处于异步串行状态。由图可知，在这种情况下，CeCo数据线成为一根导线110′，线111′是串行状态标志线，该线上的信号使CPU进入等待Tw，以便在每个MC内完成并-串和串一并的转换，系统中与CPU结合的其他部分的结构及工作原理在前已叙述，对程序软件也无任何影响，因而在此不予重复。这里，只对图中所示部分的工作原理给予描述，当进行合作的各机进入同步后，如果CPU通过线104、105送来的多机功能因子信号为（WV、DO）（该系统中只允许有一台单元计算机处于此态），则在该MC内，窗口部件WP根据WV＊DO，把IDB上的数据变成串行方式送至CeCo数据线110′上;如果CPU发出的信号为（WV、DI）（在该系统中允许有n-1台单元计算机处于此态），则在该MC内，窗口部件WP根据WV＊DI把CeCo数据线110′送来的串行数据接收下来，并马上转换成并行格式送IDB。各窗口根据WV，使CPU在该MC串行传递过程中保持等待时钟TW状态，在串行结束后，各WP发出一解除TW的脉冲，使各CPU继续完成MC的其余节拍，并转入下一MC。串行数据格式为数据位加上起始位和停止位，亦可再加上奇偶数校验位等。传递速率由硬件定义，当然，也可由软件设数来定义传送速率，这一类技术实例很多。各机的时钟异步可由串行窗口部件WP和串行标志线111′使CPU处于等待状态的方法来吸收。
图11B是异步串行窗口的一个实施例电路框图。其中，串/并窗口变换器113′的一端与IDB相连，另一端与CeCo数据线110′相连，它接收线121′送来的移位脉冲信号，122′送来的串行输出信号及123′送来的并行输入WV＊DI信号。移位脉冲信号用来控制串-并和并-串转换，脉冲频率即为波特率。译码器116′接收CPU来的 WV/WE和 DI/DO信号，并产生WV＊DO124′或WV＊DI123′信号。数据传递鉴别器115′接收124′送来的WV＊DO信号和110′来的串行接收起始位信号，并输出信号到移位脉冲产生器114′，该信号电平一直维持到代表一个字节串行移位结束的脉冲出现在120′上时，才使其清零。115′的另一个输出通过119′送至移位脉冲产生器114′和并/串窗口变换器113′。移位脉冲产生器114′通过线118′的信号控制，产生预定间隔的脉冲串，由于收/发情况下的移位脉冲不同，所以由119′上的信号来决定通过121′送至113′上的移位脉冲。在完成规定位的串行移位数目后，通过线120′，移位脉冲产生器114′输出一溢出脉冲。由于该脉冲标志一个字节传递结束，因此它被送到各有关部件以达到每个字节复位的目的。线121′上的移位脉冲串速率即为串行传递波特率，它的有关参数正如目前的有关通讯部件设计中采用的一样，可设计成由程序动态可设的结构。部件117′用于在WV信号的前沿产生一有效信号，以使CPU进入TW状态，而在串行传送结束后，由线120′上的脉冲清零，使CPU继续完成该MC的其余操作。
图11C为一个8位的异步串行窗口的电路图。
移位寄存器126′包括8位数据位和一个起始位，一个停止位。在串联起来以后，从起始位输出到三态禁止门127′，并从CeCo数据线110′输入数据到停止位。控制线119′的正电平使串行输出到CeCo数据线。信号线128′上的正电平的上升沿，使寄存器126′从IDB上锁定内容，并且在128′处于高电平时，IDB上的内容变化对寄存器126′无影响，以保证正确移位。或门129′的二个输入119′和123′分别表示在并-串和串-并移位情况下，需要对寄存器126′和IDB进行的隔离。控制线123′表示了本窗口在该MC处于串-并的接收状态，由移位寄存器并行地向IDB送出数据。根据协议，起始位置成1，而停止位置成0。移位控制线121′上的脉冲使移位寄存器126′产生移位，在本例中完成一个字节的移位脉冲数是10。
译码器116′是一个简单的译码电路，送出WV＊DO124′或WV＊DI123′信号。在WE情况下，上述二个信号都为低电平。部件117′是一个D触发器，它在WV的信号前沿，使D端正电平置入Q端输出，并由120′线上表示字节传递结束的脉冲来清零。
DL 130′是一个对WV＊DO124′输入前沿具有延迟功能的触发器。延迟的目的是因为从IDB到移位寄器的锁定之前，数据需要稳定时间，一般地讲，该时间是在WV＊DO信号开始后的2-3个Tc内即可。DL经延迟触发成的高电平由119′线输出。同样地它由线120′上的脉冲复位。
触发器131′是一个D触发器，当DL输出为0电平时，门132′的高电平输出意味着允许来自CeCo数据线110′的信号通过门133′进入D触发器131′的CP端。使得在串行接收下，起始位的上升沿将进入触发器131′的CP端，从而把D端的高电平置入Q端输出，同样地，131′由线120′上的脉冲复位，电阻134′是用来在CeCo数据线悬空时，避免本窗口的误触发。或门135′的二个输入分别标志着单元计算机对窗口的读和写二种情况，因此，其输出表示了移位寄存器126′移位的时间区间。在该时间区间中移位脉冲以波特率的间隔出现。
门135′的输出使时钟能通过与门136′进入波特率产生器。从而使其开始工作，波特率产生器137′实际上是一个以某种方式来指定频率的计数器，它送出二个序列脉冲，整数序列N（N＝1，2，…10）和半整数序列N-0.5（N＝1，2，…10），它们分别用于并→串的发送和串→并的接收，并由多路开关138′根据DL130′的输出电平来选择收/发方式。经选择后的脉冲串输出到移位控制线121′上，去控制移位寄存器126′的移位。一个10位的计数器139′接收波特率产生器137′的整数序列脉冲，并在线120′上产生一个溢出脉冲，用来表征一个串行移位的发/收过程结束，供各部件的复位用。
图11D为异步串行窗口在一个MC内的波形图，经该波形图，可以更清楚的了解图11C所示的窗口部件的工作过程。
收/发的可靠性关键不是发，而是收，其中N-0.5是否能在131′的第一个上升沿开始，计算1/2的时刻是一个重要因素。因此，波特率越低越可靠（本例中波特率用2Tc/bit来描画）或CLK的频率输入越高亦越可靠。它的多机异步频差积累是由CPU之间的相互有关的等待状态来消除的，每次串行通讯结束，都能把频差积累限止在一个固定的系统工作允许的小范围之内（图中输出和接收进入的时序不同但通讯的结束却是相关的）。图中最下方WV＊DI和Wait中的斜线部分为接收机MC的时间不同步的举例。
如图11D所示，每个窗口的WV信号前沿，使其输出一等待信号，而令CPU进入Tw时钟周期，因此当在各机独立的MC时，即WE＝1，各窗口无串形传递，各CPU亦独立执行完该MC，直至下一个WV出现时才开始合作。
若窗口接收到WV＊DO信号，由它触发其内部的DL，使之输出一个经延迟了的信号，该信号经或门135′后输出一信号为118′，它命令串形移位开始，在该信号的有效电平期间，标志了该窗口处于串行输出状态。
对图11D的下部波形来说，在上述DL无输出情况下，窗口自动处在接收状态，它依靠接收到的串形数据的起始位前沿来命令串行移位开始，和WV＊DI信号的早晚无关。因此要加强防止误触发。
信号按预定的波特率传递，由处于WV＊DO的窗口（只能有一个）发送，根据需要，在各个MC，它可以有不同波特率，但需要和接收之间有预约。当经移位完成了一个字节之后（对8位字节可以是10位），由各个窗口内独立的计数器产生的溢出信号，使数据的发送和接收移位同时结束，并释放各自CPU的Tw状态，以继续完成该机器周期。
图12A是根据本发明的Cecoputer系统中的CeCo总线的一个实施例。它把CeCo总线中的CeCo数据线和CeCo管理线以时分工作形式在结构上合为一组。从而减少了CeCo总线的引线，有利于集成化结构。一般而言，该总线宽度取CeCo数据线的宽度，所以在同步并行窗口中为IDB的宽度I根，异步平行窗口中为I+1根，异步串行窗口中仅为1根。
二组双向禁止开关150′，151′分别与CeCo管理线和CeCo数据线宽度相同，它们的另一端和外部CeCo总线相连。线152′对150′和151′进行控制，在控制线152′上的CPT信号为高电平时，151′导通，CeCo总线为CeCo数据线占用，反过来，则CeCo总线作CeCo管理线用。
为了使CeCo管理线和CeCo数据线在与CeCo总线断开时，不会因悬空而形起误信号，可以使其在断开CeCo总线情况下，分别和一组固定电平相连。
本结构使CeCo数据线和CeCo管理线在结构上也进入了单元计算机153′的范围内。
图12B是根据本发明的Cecoputer系统在异步串行传递数据情况下的CeCo总线的另一实施例。它表示当异步串形方式工作时，CeCo数据线只是一根线，且CeCo管理线也简化为只有一根Ssync线，然后它们再以时分工作方式合并成CeCo总线，其中双向三态禁止开关154′，155′仅一位，控制线152′的CPT信号的功能如图12A中所述。
本结构使CeCo总线仅为一根，对在一定距离下，建立Cecoputer系统极为有益。
另外，顺便说明的是，本发明所述的CeCo总线并不限于导电线结构，它可以在各种目的之下，利用有关技术，在中途作信号转换，或物理结构变换，例如光导纤维，电话通讯网等。但是，对于进入单元计算机或从单元计算机输出的CeCo总线上的信号，必须符合所述的定义和形式。
图13A是把根据本发明的WP和MCP、NCP一起组合单元计算机“维部件”，并由其构成单元计算机的多维空间接口的示意框图。其中，Xi、Yj、Zk为各维的CeCo总线，160′～162′构成了一组“维部件”（本图用三维来说明），通过系统而来的维部件片选信号X、Y、Z，仅有一个能选中该三个“维”部件中的一个“维”部件，使其与CPU合作，未选中的维部件对各总线呈高阻抗态。选中的维部件通过163′向CPU送出sync， ch/fo和CPT信号，然后CPU产生四项多机功能因子信号，其中的二项窗口控制信号送到所有的维部件，但只有被选中的维部件响应，其余不起作用，另二项对IDB的调整信号的功能如前所述。维部件的数目从结构上讲没有限止，但一个时刻只能有一个维部件和CPU协同工作。其协调是通过维部件片选信号控制的。而一旦维部件确定，则其工作方式在某一维方向上和本发明中前述的方式相同。多维部件使单元计算机具备了以时分方式和多个CeCo总线相连接以进行CeCo指令方式合作的能力。形成多个cecoputer系统的组合，并形成多层次的首机管理形式。
由于窗口部件WP、MCP及NCP可有许多不同的种类、结构，因此维部件的结构形式很多，而在一些要求尽量减少系统引线的结构情况下，每维中的CeCo数据线和CeCo管理线可以做成时分多路结构，因为它们的工作本来就是时分的，所以在维部件的条件下，总线合并可以大量的减少各维CeCo总线的实际线数目，有利于多机结构，可为更复杂的系统减少连接。
图13B是根据本发明的“维部件”和CPU一起与多口存贮器相结合从而构成另一实施例的框图。其中，部件164′～166′分别包括维部件和CPU，总线167′～169′包括地址总线、数据总线和控制总线，因此这也是一种共享存贮器的结构，由于多口存贮器使各个部件164′～166′可以同时执行CeCo指令而无时分的困难，从而获得了系统管理方便，并发性能良好，特别适于在高速场合应用的通用多计算机系统。上述的单元在结构上也很适合于单片机。