本发明涉及用于计算机，例如个人计算机的视频子系统，尤其涉及具有与此类性质子系统的存储器判优控制和访问有关的性能已有改进的情况下，如何对这类系统给出效率更高的配置方案的问题。 在此描述的本发明与个人计算机系统有关。此类系统迄今已被描述过，它包括一个微处理器，通过总线与各种输入/输出（I/O）和存储元件相互连结。个人计算机也可以包括I/O槽，以便用户插入适配器插件板。
例如，美国专利4，408，200号描述的个人计算机系统包括装置和方法，用于对以全点可寻址或图形方式操作的光栅扫描视频显示装置写文本字符，并用于此后读字符。处理器采用从存储装置检索的文本字符点阵模式选择并装入图形视频显示缓冲器的方式写字符于显示器上，而且借助于从显示缓冲器检索的点阵模式与从主存储装置检索的点阵模式进行比较的方式，读出事先写进的字符。该措施同样用于彩色显示器。该系统用图例说明组成一个视频子系统的显示或图形适配器，而适配器被插入在一个I/O槽中。
在美国专利4，580，135号中描述了一个增强的视频子系统，它具有光栅扫描显示装置，其中包括多个存储图。这些图可以两种方式寻址，以便由系统提供视频信息的地址和显示。该系统代表一个增强的图形系统构成，有时称为增强地图形适配器（EGA）。视频存储器是由CPU和CRT控制器的多路访问来分时的。虽然没有出示专用周期详图，而增强图形适配器（EGA）插件板提供了由CRT控制器和CPU用于访问存储器的专用周期。EGA有两种判优方式，低速方式和高速方式。在高速方式下，CPU在每5个周期中总有一个周期可以访问视频存储器;在低速方式下，CPU在每5个周期中有3个周期访问视频存储器。
其它技术特别涉及到视频子系统中的判优。例如，美国专利4，511，965号涉及到的系统用于在访问数据处理系统的视频存储器阵列或视频随机存取存储器（RAM）时解决中央处理装置（CPU）和阴极射线管（CRT）控制器之间的争用。CPU访问周期是在顺序的CRT控制器访问周期之间提供的。当CPU和CRT控制器之间出现争用时，所提供的CRT控制器访问优先级包括判优逻辑。没有提及适于CRT控制器活动的判优方案。
另一个例子是美国专利4，117，469号描述的一个计算机终端，它具有一个CRT显示装置，一个微处理器和一个随机存取存储器，该存储器存储在CRT屏幕上显示的信息的字符代码，并作为处理器的工作存储装置。显示处理与微处理器的其它零碎工作交替进行。
还有一个例子是美国专利4，577，344号公开的一个系统，用于处理表示读出图象的视频信号。视频信号通过多路转换器传给视频处理器和显示装置。视频信号经过预处理并存储于具有共用存储器的视频处理器中。计算机控制器通过公共总线访问共用存储器，并根据从外部设备接收的命令信号控制视频处理器的操作。
本发明的主要目的是通过视频控制器和中央处理装置使得视频图形阵列（VGA）中的视频存储器的效率更高并利用更快，以各种显示方式的VGA操作根据分辨率，颜色和属性进行分类，例如根据亮度级变化，反转视频，突出字符和类似因素分类。
如前所述，增强的图形适配器（EGA）插板提供了专用周期，用于视频控制器和CPU访问存储器。在高速方式和低速方式中，CPU在每3个周期中总是有一个周期可以访问视频存储器。
根据本发明，在高速方式期间保证一个允许的最小周期数，用于CPU访问视频存储器，此外，判优允许在非显示时间进行CPU访问，以便必要时CPU能够得到更多的周期。在低速方式中，判优在显示和非显示周期期间进行，以使CPU在基本需求的基础上得到存储器周期。
在本发明的实践中，增加CPU可得到的视频存储带宽来实现性能上的明显改进。
如前所述，增强图形适配器插板，连同此处描述的视频子系统需使用至少一个动态随机存取存储器（RAM），用于存储在阴极射线管（CRT）上显示的数据。视频控制器连续不断地读出存储器内容，以更新屏幕。主机CPU通过专用存储器周期来访问该存储器。利用存储周期判优器提供这些专用CPU周期，同时以所需速率将数据提供给CRT控制器，以确保正常的屏幕更新。在本发明中，该设计自动地（无软件干预）将判优速率调整至屏幕数据的要求，并在屏幕非显示时期提供CPU最大存储带宽。视频判优器监视屏幕显示和视频控制器的活动，以及任何一次非需求的屏幕显示而不管它发生的时间，在发生静止显示的周期期间，允许CPU访问视频存储器。
为了更好地了解本发明及其它进一步的优点和特性，可以参照附图及其说明，本发明的范围在附加权利要求中给出。
参照附图：
图1A是一个视频存储器子系统和判优装置的综合系统块图。
图1B是图1A的视频子系统与其它附图相互参照的各部分的内部关系。
图1C表示图1CA和图1CB的连接方案。
图1CA和1CB是图1A的视频存储器子系统和判优装置的详细块图。
图2表示图2A和2B的连接方案。
图2A和2B表示判优及存储器周期生成。
图3表示图3A和3B的连接方案。
图3A和3B表示CPU接口和数据锁存器控制逻辑。
图4表示图4A和4B的连接方案。
图4A和4B说明了视频子系统的存储器周期发生器的逻辑结构。
图5表示高速判优器的逻辑结构。
图6表示图6A和6B的连接方案。
图6A和6B表示时钟脉冲发生器的逻辑结构。
图7A，7B和7C分别表示8点方式定时，具有8点存储器周期的9点方式定时和具有7点存储器周期的9点方式定时的波形图。
图8A和8B分别表示发生于高速判优器周期期间用于CPU读和CPU写的波形图。
图9A和图9B分别为CPU读和CPU写的低速判优器周期。
图1A表示视频存储器子系统，并包括存储在CRT监视器1上显示的数据的视频存储器13。CPU2访问视频存储器13，用于写入或更新数据并间或读取数据，视频或CRT控制器10也访问视频存储器13，以控制监视器上的实际显示内容。CPU2和视频控制器10对视频存储器13的访问是由视频（存储器周期）判优器11在周期的多路的基础上控制的。
图1B表示包括视频子系统的各部分的内容关系与其它附图相互参照的示意图。其中，块5a至5f分别表示图1C和图2至图6。
图1C表示包括存储器周期判优器11的视频存储器子系统。存储器周期判优器11通过线110向视频存储器13提供控制信号，通过线109上的CPU/CRT信号向多路转换器（MUX）12提供地址选择控制，并经过线111上的CRT锁存器信号和线112上的CPU锁存器信号提供数据锁存器控制。线106上的-CPU READ信号和线107上的-CPU WRITE信号从CPU2输出的并告诉视频（存储器周期）判优器11，CPU欲将视频存储器13的读或写操作初始化。当所请求的周期完成时，判优器11利用线108上的READY信号告诉CPU。
当CPU读视频存储器13时，线100上的CPU地址信号通过MUX12耦合到视频存储器地址总线102。线109上的CPU/CRT信号选择将哪一个地址输入提供给地址总线102，是CPU地址100还是CRT地址101。总线103上的视频存储器数据由线112上的CPU锁存信号锁存于CPU锁存器15，并通过数据总线105，图形控制器14和CPU数据总线104被送至CPU。当CPU往视频存储器13中写时，线100上的CPU地址信号通过MUX12耦合到视频存储器地址总线102上。从CPU输出的写数据通过CPU数据总线104，图形控制器14和数据总线103送至视频存储器13。
由CRT控制器10在线101上生成的CRT屏幕地址信号通过MUX12发送至视频存储器13寻址。CRT屏幕更新数据通过数据总线103输入CRT锁存器16，并由线111上的CRT锁存器信号锁存。CRT锁存器中的屏幕数据通过数据总线114送至属性控制器18;或通过总线115，移位寄存器17和总线116送至该控制器。属性控制器18将CRT数据格式化，并通过总线117将其送至视频显示监视器。
视频（存储器周期）判优器11决定在任何给定的时间内是由CRT控制器10还是由CPU2来使用视频存储器13。CRT控制器10需要在活动视频间隔期间经常访问视频存储器13，以维护视频显示监视器上的视频图象。在活动视频间隔期间维护视频图象所需要的数据速率是由视频子系统的操作方式决定的。
视频子系统可由多种不同的方式操作，包括若干字符或象素分辨的字母数字和图形方式。例如，该视频子系统可以显示横向640个象素，竖向200行，且16色图形，以及横向640个象素，竖向200行，且双色图形。这就构成了视频子系统的多种操作方式中的两种，它们具有不同的屏幕数据速率要求。
存储器周期判优器11检测所要求的屏幕数据速率，从而调整存储器周期判优。当水平和垂直显示启动信号为静止时，存储器周期判优器也调整判优，以将视频存储器13的全部可用周期交给CPU（除了存储器更新周期外）。在非显示周期期间及回描间隔期间改变判优，而不象先有技术中只是在回描间隔期间改变，可使CPU得到更大的视频存储器13带宽，因为回描间隔属于非显示间隔。
图2和3是存储器周期判优器11的更详细块图。图2表示判优法和存储器周期生成逻辑，图3表示CPU接口和数据锁存器控制逻辑。参照图2，VGA判优器由两个主要分区3和4组成。第一个分区是“活动屏幕时间判优器”（ASTA），它在活动显示要求的基础上指定存储器周期。图2中的块22，23和24组成这一分区，块22是一个高速判优器，使用该固定速率赋值型判优器要用要求高速数据速率的视频方式。块23是低速判优器，这是一个简单的SR锁存器，它形成一个请求/应答型判优器。块24是一个多路转换器，它选择用来指定存储器周期的判优器。MUX由一个监视视频操作方式的逻辑所生成的选择信号控制，以确定高速还是低速判优合适。
ASTA的输出被送入“活动/静止屏幕时间判优器”（AISTA）。这一分区监视块25的水平和垂直显示间隔。如果屏幕是活动的，或块26正发生存储器更新，则ASTA的输出被块27转到块28的存储器周期指定锁存器，否则，下一个存储器周期分配给CPU使用。图7A，7B和7C表示多数信号波形和定时关系。图8A和8B分别表示在高速判优器周期期间用于CPU读和CPU写的信号波形和定时关系（高速方式）。低速方式下的信号波形表示在图9A（CPU读操作）和图9B（CPU写操作）。
图2的219行上的ARBITER OUT信号是由D型触发器28生成的，行404上的ASSIGN CLOCK信号计算该触发器的时间。218行上的NEXT ARB STATE信号是DFF28的数据输入。如果113、3行上的HORIZONTALDISPLAY ENABLE信号和113.4行上的VERTICAL DISPLAY ENABLE信号是活动的，或如果113.5行上的MEMORY REFRESH信号是活动的，则218行上的NEXT ARB STATE信号将反射210行上的ACTIVE SCREEN ARB OUT信号。AND电路25，OR电路26和AND电路27执行这一功能。113.3行上的HORIZONTAL DISPLAY ENABLE信号和113.4行上的VERTICAL DISPLAY ENABLE信号通常是由一个适配器提供的，例如上述增强图形适配器。113.5行上的MEMORY REFRESH信号与11.3行上的HORIZONTAL DISPLAY ENABLE的频率相同，并且它是3或5个字符时间长的正逻辑脉冲，在113.3行的HORIZONTAL DISPLAY ENABLE从逻辑1到逻辑0之后出现一个字符时间。当CRT屏幕在一个活动显示间隔中时，使用210行上的ACTIVE SCREEN ARB OUT信号。根据多路转换器24控制从时钟脉冲发生器20发出的212行上FREE ARB信号的状态，210行上的ACTIVE SCREEN ARB OUT信号将反射高速判优器22输出208，或低速判优器23输出209。时钟脉冲发生器20检测所选视频方式的数据速率要求，并自动确定适于指定给存储器周期的是高速判优器22还是低速判优器23。
低速判优器23是一个简单的置位-复位（S-R）锁存器，作为请求/应答型判优器使用。所谓请求，或S输入，是由时钟脉冲发生器20产生的211行上的-CYCLE REQUEST信号。所谓应答，或R输入，是220行上的CRT LATCH信号。图1C中220行上的CRT LATCH信号用作数据锁存器选通脉冲，以锁存视频存储器13的数据。
高速判优器22是一个赋值型判优器，其逻辑结构示于图5。在图5中，高速判优器22包括二进制计数器55，D触发器57，NAND门56和58。206行上的ARBITER CLOCR信号由存储器周期发生器21产生，并用于为二进制计数器55计时。NAND门56产生208行上的高速判优器22输出信号。每当计数器55中的二进制计数等于五时，NAND门56便驱动HIGH SPEED OUT208信号为逻辑零（CPU周期）。每当计数器55中的二进制计数等于六的时候，NAND门58便将207行的的-FORCE7信号降低。如图7B和7C所示，在对屏幕上每个字符位置使用9个输入时钟周期的视频方式中的第八个存储器周期之后，利用207行上的-FORCE7信号使存储器周期发生器21恢复同步。如图7A所示，在对每个字符使用8个输入时钟脉冲周期的视频方式中，此信号被忽视。D触发器（DFF）57为221行上的PHASE CORRECT信号提供抗扰度，该信号使二进制计数器与水平扫描行的起始同步。
参照图2，存储器周期发生器21为视频存储器13产生控制信号，并为高速判优器22和判优器输出触发器（DFF）28生成时钟脉冲。图4是存储器周期发生器21的逻辑结构。D触发器（DFF）43，44，45和49形成一个移位寄存器，其输出通过线400反馈至它的输入。110.1行上的RAS信号，204行上的MUX信号，和110.2行上的CAS信号是有效大功率脉冲，这些脉冲每次由一个输入时钟周期移相。110.1行上的RAS信号和110.2上的CAS信号是通过图1的MEMORY CONTROL总线110提供的。在反馈周期的前半周期期间选择第三触发器级（DFF 45）输出，并在反馈周期的后半周期期间选择第二触发器级（DFF44）可使得AND-OR块48将移位寄存器反馈周期强制为七个（7）输入时钟脉冲。在对CRT屏幕上的单个字符位置使用9个时钟脉冲周期的那些模式期间，AND电路46和OR电路47将反馈周期强制为8个输入时钟脉冲。410行上的M9信号是软件可编程序寄存器的单一位输出，它告诉视频硬件将字符逻辑框置为9个时钟脉冲长。207行上的-FORCE7信号由高速判优器22生成，并于每8个反馈周期强迫一个7时钟脉冲反馈周期。完成这一工作需用图1C中118行上的S/-L信号重新调整所产生的存储器周期和高速判优器22，该信号控制视频输出移位寄存器17。
221行上的-PHASE CORRECT信号使得存储器周期生成逻辑和高速判优器22与CRT屏幕上的水平扫描行的起始同步。AND电路54允许221行上的-PHASE CORRECT信号中断400行上的反馈循环，以防止存储器周期移位寄存器开始一个新的周期。在存储周期移位寄存器空闲的同时（所有DFF均复位），221行上的-PHASE CORRECT信号是有效的。113.2行上的-SYNC2信号由图1C的CRT控制器10生成，并恰在水平扫描线开始之前指示出字符位置。120行上的ATRS/-L信号是一个用来控制图1C中属性控制器18中的控制数据的信号。NOR电路50，JR触发器51，和OR电路53精确地控制221行上的-PHASE CORRECT信号的定时，并由该信号是由120行上的ATRS-L信号和113.2行上的-SYNC2信号转化而来的。221行上-PHASE CORRECT信号的精确相位控制从一个芯片到另一个芯片将抗扰性提供给信号传播延迟变化，这在IC生产过程中是固有的性质。
具有113.2行上-SYNC2高信号的控制逻辑的初始状态将被JR触发器51复位（407行上的信号低），并且221行上的-PHASE CORRECT信号高。当113.2行上-SYNC2信号变低时，CR电路53在存储器周期移位寄存器进入操作的后半周间对使得221行上的-PHASE CORRECT信号变低（如110.1行上RAS低信号所示）。在221行的-PHASE CORRECT信号有效时，存储器周期移位寄存器有时间完成当前存储器周期，但不允许开始一个新周期。电路将保持这种状态直到120行上的ATRS-L信号变低，它与113.2行上的-SYNC2低信号一道表明，CRT水平扫描行将从下一个时钟周期开始。此时，NOR电路50输出406变高，并且JR触发器57输出407将在201行的下一个CLOCR信号时变高，迫使221行上的-PHASE CORRECT信号静止。该电路保持这一状态直至113.2行上的-SYNC2信号变高，221行上的-PHASE CORRECT信号保持静止，并将JR触发器51复位。
图6所示为时钟脉冲发生器20的内部操作。201行上的主时钟脉冲信号驱动反转触发器（TFF）61，并向多路转换器块60驱动输入中的一个。反转触发器61将主时钟脉冲201频率除以2，并通过线600向MUX60的其它输入提供运算结果。602行上的DOT RATE信号是一个软件可编程序寄存器的单一位输出，它告诉时钟脉冲发生器对视频点阵速率使用什么时钟频率。
MUX块60的输出成为601线上的DOT CLOCR信号。601线上的DOT CLOCR信号用作移位寄存器电路的时钟脉冲，该电路由移位寄存器块63和D触发器（DFF）65组成。该移位寄存器的操作方法与图4的存储器周期发生器21中的移位寄存器相同。AND电路62为移位寄存器循环提供反馈。根据410线上的M9信号的状态，移位寄存器在601线上将有8或9个DOT CLOCK周期长度。当410线上的M9是逻辑1时（选择的9点模式），在移位寄存器反馈周期的后半周期，D触发器65通过线601插入一个外加DOT CLOCR周期。119线上的-CHASACTER CLOCK信号是一个用于计算图1C中CRT控制器10的时间的时钟。607，608，609和610线上的信号（在9点模式下）看来好象是119线上的-CHARACTER CLOCK信号，但每个线上的信号将由一个DOT CLOCK（线601）周期移相。
120线上的ATRS/-L信号由属性控制器18（图1C）使用，并由NAND块64生成。119线上的-CHARACTER CLOCK信号和信号609，610输入到NAND块64。120线上ATRS/-L信号的定时示于图7A，7B和7C。211线上的-CYCLE REQUEST信号用于告诉低速判优器23需要执行一个CRT存储器周期。211线上的一周期要求（CYCLE REQUEST）信号是由NAND块67生成。OR电路68上的输入（212线上的信号）用于将-CYCLE REQUEST信号使能。如果212线上的FREE ARB信号是有效的，即，如果选择的DOT CLOCK频率（线69）是被2除的主CLOCK 201，或如果象615线上为逻辑1的信号所表示的那样，图1C的移位寄存器17是在多重移位操作方式下编程序的，则将产生211线上的-CYCLE REQUEST信号。
所谓多重移位方式，即对于119线上的-CHARACTER CLOLK信号的每个周期不需将视频存储器13数据选通至图1C的CRT锁存器16。有效方式是于-CHARACTER CLOCR 119的每2或4个周期锁存一次视频存储器13数据。
线618和619上的信号在多重移位方式下用二次使能，即在119线上-CHARACTER CLOCK信号的每2或4个周期时将-CYCLE REQUEST（线211）激活一次。AND-OR块66在线612上产生一个信号，这是NAND设67的最后的输出。两个DOT CLOCK（线601）位置之一的每个-CHARACTER CLOCK（线119）周期产生一次612线上的信号）。它根据DOT CLOCK是否等于201线上的CLOCK信号或201线上被2除的CLOCK信号来使用DOT CLOCK位置。602线上的DOT RATE信号选择AND-OR块66的哪一个AND部分用于选择DOT CLOCK位置。
在601线上的DOT CLOCK信号与201线上的CLOCK信号频率相同的模式下，线612上的信号是119线上的-CHARACTER CLOCK信号和线607上信号的逻辑AND。在DOT CLOCK601频率是CLOCL201频率的一半的模式下，线612上的信号是线608和609上信号的逻辑AND。
以高和低点速率变换信号612的位置并由此而变换211线上-CYCLK REQUEST的位置的目的是确定判优的CRT存储器周期的位置，以使在每个CRT周期之间有两个以上的存储器周期用于CPU。这可防止CRT周期群聚，并防止要求CPU在任何时间对有效存储器周期等待更长的时间。
118线上的S/-L信号控制图1C的视频移位寄存器17的装入和移位操作。118线上的S/-L118信号由NAND块74生成，并将120线上的ATRS/-L信号作为其输入之一。其它两个输入是618和619线上的信号，这些信号作为使能，允许118线上的S/-L信号如同120线上的ATRS/-L信号，每1，2或4个-CHARACTER CLOCK119周期发生一次。618和619上的信号由反转触发器（TFF）72和73产生，这两个触发器构成一个双位波纹计数器，由608上的信号计时。选择608上的信号作为时钟，在120的ATRS/-L信号变化之前使触发器输出的时间稳定。OR电路69，AND电路70，和AND电路71用于控制触发器的操作。用113.1线的-SYNC1低信号，触发器保持复位，并且118的S/-L信号看成与120的ATRR/-L信号相同。线113.1的SYNC1信号由CRT控制器10产生（图1C），并使得双位计数器与显示监视器上水平扫描行的起始同步。-SYNC1 113.1与113.3的HORIZONTAL DISPLAY ENABLE信号相似。当线113.1的-SYNCI信号高时，604的SL2信号和605的SL4信号控制触发器72和73。线604上的SL2信号和605上的SL4信号是一个软件可编程序寄存器的单一位输出。如果线604上的SL2信号是逻辑1，则允许触发器72用608的信号触发，致使119上的-CHARACTER CLOCK信号每发生两次时，118上的S/-L信号发生一次。如果605上的SL4信号是逻辑1，则允许触发器72和73都触发，致使每4个-CHARACTER CLOCK周期（线119）发生一次S/-L信号（线118）。
图3表示组成存储器周期判优器11的锁存器接口控制部分的逻辑。111线上的信号CRT LATCH由NAND块32发生，块32具有204线上的输入MUX和301线上的信号，该信号是移位寄存器30输出的。204的MUX信号控制111上的CRT LATCH信号的形状和定时，而301上的信号是从219上的ARBITER OUT信号派生的使能信号，并被三个CLOCK（线201）周期延迟。用同样方法，NAND块33生成112线上的CPU LATCH信号。NAND33的输入由线204的MUX信号和线301上的信号，以及线106的-CPU READ信号和线304上的信号供给。线106上的-CQU READ信号是从CPU2发出的控制信号，指示出CPU2希望读取视频存储器13。线304上的信号是D触发器36的输出，并表明CPU正在使用的当前视频存储器13周期。图1C中109的CPU/CRT信号控制MUX块12，并由NAMD块43生成。
如果当前存储器周期被判给CPU（线219上ARBITER OUT信号高），并且如果CPU实际上正在使用该周期（303线上的信号高），则109线上的CPU/CRT信号将变低，以选择MUX块12的CPU地址输入。110.3线上的WE信号是对视频存储器13的控制信号，它指示一个写操作。线110.3上的WE信号由AND电路37生成，304上的信号，107上的-CPU WRITE信号和301上的信号是该电路的输入，这些信号都是使能信号，该电路还具有300上的一个信号，用于控制110.3上WE信号的形状和定时。线301和304上的信号是如上所述，而同时107上的-CPU WRITE信号是从CPU发出的控制信号，指示CPU要求写入视频存储器13。从视频存储器13来看，300上的信号是110.3上MUX信号的逻辑OR，将在110.1上的信号为RAS时激活，并在110.2上CAS信号变为静止之前中止一个CLOCK（201线）周期。110.3上WE信号的这一定时满足对前一个写周期的视频存储器13动态RAM说明。
由NAND块41产生108上的READY信号的情况如下。在静止状态下，线106上的-CPU READ信号和107上的-CPU WRITE信号是静止的（高），NAND块42使306上的信号变低，将D触发器39和40复位，并保持108上的READY信号活动（高）。当CPU激活106上的-CPU READ信号或107上的-CPU WRITE信号，以请求一个视频存储器13周期时，306上的信号将变高，并且108上的READ信号将变为静止（低）。CPU将维护106上-CPU READ信号和107上-CPU WRITE信号的当前状态，直到108上的READY信号再次变高以后。信号306的逻辑1状态将由302上的信号锁存入D触发器35，302上的这一信号是线219上ARBITER OUT信号和线206上ARBITER CLOCK信号的逻辑AND。AND电路34执行这一任务。线302上的信号是一个时钟脉冲，它在下一个为CPU所用的视频存储器13周期时发生。D触发器35的输出作为供给D触发器36的数据。110.2上CAS信号的后沿指示出当前视频存储器13周期的结束，并用于将这一数据选通入D触发器36，形成304上的信号，当该信号变强时即指示出新的当前视频存储器13周期正在为CPU所用。NAND块38利用304和301上的信号将110.1上的RAS信号使能，作为到D触发器39的时钟脉冲。CPU视频存储器13周期的110.1上RAS信号的后沿将逻辑1锁存入D触发器39。线307上的信号变低，以将D触发器35复位，并且信号308变高。110.2上CAS的后沿将信号308的高状态记入D触发器40，致使信号309变低，并且108上的READY高信号告诉CPU，视频存储器13周期完成。110.2上CAS信号的后沿也将D触发器35输出的低状态记入D触发器36。从而致使304上的信号变低。该电路将保持这一状态直至106上的-CPU READ信号或107上的-CPU WIITE信号都再次变高。此时，NAND块42将再次使306上的信号变低，将D触发器39和40复位，并通过NAND41保持108上READY信号的高状态。该电路将保持这一状态直至CPU再次激活106上的-CPU READ信号或107上的-CPU WRITE状态。视此，视频判优器监视屏幕显示状态，并当它判定屏幕显示不活动时，CPU便可得到一个或几个屏幕显示静止的周期。
对于本发明的最佳实施例虽然已作了图解和说明，但这并不是将本发明限制在此处公开的精确的结构中，如在附带权项中所定义义的，将保留本发明范围内的所有改变和修改的权利。