用作液晶显示器的选行扫 描器的移位寄存器 本发明一般地涉及移位寄存器，更具体地涉及用作液晶显示的选行扫描器的移位寄存级。
液晶电视和计算机显示器(LCDs)是已知技术。例如，见授予G.G.Gilletle等人的美国专利4742346和4766430。该Gillette专利所述类型的显示器包括一个排列在数据线和选择线的交叉处的液晶单元阵列。选择线是由选行扫描器顺序选择从而产生水平行显示。当选择线被顺序选择时数据线将亮度(灰度级)信号加到各液晶单元各列。
最好将驱动选择待显示水平行的选行扫描器的驱动电路在制造液晶单元的同时，将其直接制作在同一基片上。而且，因为电视或计算机显示需要大量的数据线和选择线，还因为小地象素节距限制了敷设驱动电路的可用空间，因此使该电路尽可能简单是最重要的。
图1示出在U.S专利5222082中所描述的可与液晶显示器成一整体的一种已知扫描寄存器的一个实例。该寄存器由多相时钟信号C1，C2，C3驱动，把不同的时钟相位加到不同的扫描寄存器级11。
图2详细示出了一个扫描寄存器级之一个。该扫描寄存器级包括一个包含晶体管18和19的输入段，一个包含晶体管20和21的中间段和包含晶体管16和17的输出段。
该输出段安排成一个推挽放大器，一个时钟供电电压连到其供电连线14。一个输出端是在晶体管16和17的互连点接出。
输入段被安排成在该时钟相(c1ock phase)加到输出段的供电端期间呈现预定电位的开关放大器。输入级的输出信号P1为驱动输出晶体管16而被耦连。更具体地说，输出信号P1跟随加到晶体管18之栅极的输入信号。输入段的输出在该加到端14的时钟相变高时，将为高电平并将高电平输送至输出端13。节点P1处的该高电平被保留在节点P1处直到输入信号为低时出现时钟相C3为止。这样，输出晶体管16的栅极在时钟C1因形成至输出端13的充电回路而变成高电平时将处于高电平而当时钟C1变为低电平时，提供对输出节点13的放电回路。
中间段被安排成响应输入信号的时钟倒相放大器。中间段的输出被耦合到输出级的“低”导通管17的栅极。中间级包括分别为高导通管和低导通管20和21。晶体管21的电导大于晶体管20的电导，以致若晶体管20和21同时导通时，节点P2处的输出电位将保持低电平。这样当输入信号为高时加到晶体管20的时钟信号为高，则输出晶体管17将保持在非导通状态。然而，由于该级用作扫描寄存器，输入信号脉冲出现频率相对较低。结果，对应时钟相C3的每个时钟脉冲，节点P2通常将被充电至高电平而输出晶体管17通常将处于导通。
晶体管18和20的漏极接收大约16V的相对正偏压VDp。这样节点P2通常处于大约16V的偏压下。这就把会导致晶体管19和17栅极的各自阈值电压在一段时间内大大升高的过高压力加到该栅级上。当晶体管19的阈值增大时，其使P1放电的能力减弱，为使晶体管16截止需要更多时间。结果是一些时钟C1电压可漏到输出节点13和不利地影响后续寄存器级以及错误地选择象素的LCD行的地址。
本发明提出这些问题并提供了一种不仅防止错误输出值而且消耗较少功率的移位寄存器级。
本发明是一种包括级联连接的相同级并由多相位时钟信号激励的移位寄存器级。这些级联连接的相邻级是由不同组合的多个相位时钟信号激励。该移位寄存级包括一输入电路和一输出级。该输出级包括一含有串联连接各有各自控制电极的高导通和低导通晶体管的放大器。该串联连接的晶体管结点是移位寄存器级的输出端。该输入电路响应加到其输入端的扫描脉冲。用于产生耦合到高导通管之控制极以调整输出级提供输出扫描脉冲的控制信号一个箝位晶体管的主要导电通路是耦合在高导通管的控制极和其值足以使高导通管截止的电压源之间。该箝位晶体管的控制极被连到所述级联连接的后继级的一输出端，或也可连到相位不同于激励所述输出级的时钟脉冲相位的时钟信号源。
图1是包括多级联级的先有技术移位寄存器的方块图；
图2是可用于图1移位寄存器中的一个已知移位寄存器级的示意图；
图3是体现本发明的一个移位寄存器级的示意图；
图4是包含图3所示多个级联连接级的移位寄存器的方块图；
图5是输出信号和发生在利用图3所示级的图4移位寄存器的各自节点上的各时钟信号的相关时序示意图；
图6和7是体现本发明的另一可选移位寄存器级的示意图。
图3表示根据本发明第一实施例的移位寄存器级。该级类似于图2级但有若干显著差异。首先，该改进级包括一附加晶体管25。晶体管25有其耦合在节点P1和足以使高导通晶体管16截止的基准电位点之间的漏极－源极导电通路。晶体管25的栅极连接到后继级的输出端。若本级在若干通常标有数字级的级联连接中标为n，则晶体管25的栅极最好耦合到级n＋2的输出端。不过晶体管25的栅极可耦合到诸如级n＋3之类的其他级效果也很好。晶体管25将有助于节点P1的低导通，使晶体管19设计成较小。事实上，节点P1的低导通几乎完全在晶体管25的控制下，使晶体管19的功能简单到在节点P1电平拉低时将其保持在低电平。
降至固定低导通功能的晶体管19可用较低的栅极电压操作。因此能降低加至中间级的电源电压，例如从图2寄存器级的16V降至图3寄存器级的2V左右。这种电源电压的降低从而降低加至晶体管19和17的栅压往往有助于减小晶体管19和17的阈值电压的漂移量。这导致该级变得更为可靠以及延长了它的使用寿命。
由于包含了晶体管25，确保：a)节点P1将保持低电位使晶体管16不能与晶体管17抗争，和b)适当操作的安全系数由于晶体管17的阈值电压的稳定而增大，晶体管17的尺寸也可以缩小。注意：由于晶体管19和17可减小尺寸，故晶体管25可在不增大级面积(以成整体形式)情况下被包含。
另一改变是取消了图2级中耦合至晶体管18的漏极的电源。该电源已被晶体管18的漏极连接到输入端所取代。由于晶体管18基本上无源极漏极电流吸取，所以这种连接不会引起对前面级联连接级输出的显著加载。除了取消该电源外，这一改变还有倾向于使输入级更不受输入噪音影响的有利效果。
晶体管18的栅极和漏极处于互连状态下，使晶体管18起二极管作用。因此，实际上晶体管18可用一个二极管来代替。连成二极管的晶体管18将节点P1充电至输入脉冲幅度(减一个阈值)，而接着晶体管25和19对节点P1放电。由于连成二极管的三极晶体管是单向导通的，当加到输出放大器供电端的时钟信号变成高电平时，可有助于节点P1的电位升至较高电位。正是高导通晶体管16的栅至漏和栅至源极电容将接线端14和13的时钟电压主要部分耦合到节点P1，从而增强了晶体管16的驱动能力。
图4示出图3所示那种多个级联连接的级。在所示装置中，接连的寄存器级由一个三相时钟C1，C2，C3的不同时钟相位所驱动。每个接连寄存器级的输出端被耦合到下一寄存器级的输入端。级n各晶体管25的栅极被连到级n＋2的输出端。然而记得：各晶体管25的栅极可被耦合到其他级的输出端，即，级n的晶体管25的栅极可被连到级n＋3等的输出端。
图5示出各时钟相和所选寄存器输出端的电压-时间波形。记得：一级输出信号是下一级的输入信号，因此无独特输入信号需示出。图4所示移位寄存器使用了3相时钟，因此图5中包含了3-相时钟。可以看出：在每个输出端输出扫描脉冲以后紧跟在该扫描脉冲之后仅有很小的输出电位上升。这是因为已制成较小的晶体管19还未完全拉下节点P1电位且耦合到输出级电源端的一部分时钟相已通过晶体管16漏泄了。一旦晶体管25已进入导通状态，节点P1电位被完全拉下时，便防止了时钟脉冲通过各晶体管16的进一步漏泄。注意：图5波形是被连接到各级n＋3的输出端的各级n的各晶体管25的栅极产生的。
输出脉冲示为重叠的。该重叠量是时钟相重叠量的函数。因此所需输出脉冲重叠通过调节时钟相重叠而对特定应用是可调节的。
图6示出另一可供选择的移位寄存器级，其中箝位晶体管25的控制电级被连接到一个与连到晶体管16的漏极时钟相位不同的时钟相。在一个三相非－重叠时钟系统中，晶体管25可被连接到不连到晶体管20和16的那个时钟相。在一个多于三相的时钟系统中，晶体管25的控制电压可被连到：不连接到晶体管20和16的可选时钟相之一。对连接到箝位晶体管25的控制电极的时钟相的约束条件是：其脉冲发生在输入信号脉冲相位和连到晶体管漏极的时钟相位两者之后。将晶体管25连接到一时钟相而不是一个后继寄存器级的输出连接线给电路设计者提供了关于集成电路技术的布局可选方案。
图7示出另一可选寄存器级。在本实施例中，箝位晶体管255的源极－漏极通路连接在节点P1和输入端12之间，其控制极连接到时钟相C3。N级寄存器的输入端12至少在寄存器操作时间(N-1)/N被保持在低电位(大致VSS)，因此，箝位晶体管255导通时，箝位节点P1将为低电平以截止晶体管16。晶体管255的栅极每个时钟周期是脉动的，保证了节点P1是定期和经常地被箝制于低电平。
考虑一个多相时钟系统，加到晶体管21和20的时钟信号是顺序相的，例如象图5中所示的相C1和C3。至端12的输入脉冲将以C3时钟相同时出现。在此情况下，晶体管255在端12上的输入信号为高电平时将是脉冲的。故晶体管255将有助于将节点P1拉高，使晶体管18尺寸能较小。在输入脉冲被加到端2的时钟周期内，节点P1在整个时钟周期内均为高电平。然而这并不影响移位寄存器的理想操作。在下一时钟周期之间，节点P1将由时钟C3箝位至低电平。
晶体管18的漏极或可象VDD之类连接到恒定供电电压源，或也可象图3所示那样连到输入端12。