一种人机交互单元设备 技术领域 本发明涉及一种人机交互单元显示设备， 尤其是涉及一种应用于铁路机车车辆数 字化和图形化显示处理的人机交互单元显示器设备， 该发明也可用于类似领域人机交互单 元电器产品。
背景技术 目前， 随着铁路机车装备的发展， 人机交互单元设备由最初的数码管显示， 已经发 展到广泛采用 LCD 液晶屏幕显示器的阶段。液晶屏幕显示器具备更丰富的信息， 以图形、 曲 线结合文字的方式提供良好的人机交互接口， 深受广大用户欢迎。液晶屏幕显示取代数码 管显示， 已经成为必然。
现有应用的液晶屏幕显示器电路设计通常有 2 种技术方案实现 ：
第一种方案 ：
基于 X86 系列 CPU 技术的核心处理模块， 该处理模块通常是第三方厂家提供的一 块通用的 CPU 卡， 除了 CPU 最小系统外， 还包含串口、 并口、 LCD 显示接口以及标准总线接口。 当前最常用的是 CPU 卡采用 PC104 总线与接口板互连， 接口板负责对外通信以及环境数据 采集， 通过 PC104 总线与 CPU 卡交换数据， CPU 卡负责数据的处理以及图形的显示。
X86 系列的 CPU 已经在液晶屏幕显示器种有多年的应用， 具有便利而强大的技术 支持， 非常方便进行系统的集成开发， 但是功耗较大影响了系统的稳定性。 在多年的应用过 程中， 该 CPU 卡一直是显示器中故障率最高的器件。 PC104 模块的栈接结构不利于 CPU 的散 热， 影响高温状态下连续工作的能力， 导致很多软故障的发生， 给整套系统的稳定性带来极 坏的影响。
第二种方案 ：
基于 ARM9 系列 CPU 技术的核心处理模块， 该处理模块可以设计成单独的 CPU 卡， 也可以和接口板做成一块整板， 实现数据的采集、 处理和图形的显示。
ARM9 系列 CPU 的应用， 解决了 X86 系列 CPU 功耗大， 发热量高的问题， 大大提高了 系统的稳定性。但 ARM9 系列 CPU 通常不具备浮点运算能力， 在高端系统的应用受到限制。 同时， 由于 ARM 技术最早是在商业领域应用， 产品的更新换代很快， 在工业应用中无法保证 较长的生命周期。
发明内容 本发明提供一种人机交互单元设备， 该发明可以很好地克服现有技术存在的 CPU 运算能力不足、 系统性能不稳定、 或者产品生命周期无法保证的技术问题， 提供一种运算能 力强大、 系统稳定性高、 产品生命周期长的人机交互单元设备。
本发明提供一种人机交互单元设备的具体实施方式， 一种人机交互单元设备， 包 括中央处理器、 中央处理器最小系统模块、 存储模块、 显示模块、 MVB 总线接口电路， 中央处 理器最小系统模块包括电源模块、 时钟模块、 复位模块和 JTAG/COP 接口电路， 中央处理器
与存储模块， 中央处理器最小系统模块相连， 中央处理器通过外部总线扩展 MVB 总线接口 电路， 通过 MVB 总线与车辆中央控制单元进行通信， 显示模块包括图形显示控制器， 中央处 理器通过图形显示控制器与显示器相连， 所述的中央处理器采用飞思卡尔公司的工业级处 理器。
作为本发明进一步的实施方式， 所述的图形显示控制器进一步通过 PCI 复用总线 与中央处理器的 PCI 总线接口直接连接， 图形显示控制器通过外扩高速 SDRAM 作为图形显 示控制器的显存。
作为本发明进一步的实施方式， 所述的显示模块进一步包括 LVDS 接口电路， 所述 的图形显示控制器通过 LVDS 接口电路与 LVDS 接口液晶屏相连。
作为本发明进一步的实施方式， 所述人机交互单元设备进一步包括 FPGA 模块和 加密芯片， 加密芯片与 FPGA 模块构成加密模块， FPGA 模块与中央处理器相连， FPGA 模块通 过一个 I/O 接口与单总线加密芯片的一根数据线相连， 人机交互单元设备上电工作， 中央 处理器向 FPGA 模块发出强制认证信号， FPGA 模块控制加密芯片进行加密计算， 读取加密计 算结果， 与 FPGA 模块自身的加密计算结果对比， 决定是否配置 FPGA 模块设计数据， 从而控 制中央处理器中应用程序的运行。 作为本发明进一步的实施方式， 所述的中央处理器进一步通过 FPGA 模块与键盘 电路， Flash 存储器和看门狗电路相连。
作为本发明进一步的实施方式， 所述的飞思卡尔公司工业级处理器进一步采用基 于 e300 内核的 32 位处理器 MPC5200B， 所述的内核为超标量架构， 高主频低功耗内核。
作为本发明进一步的实施方式， 所述中央处理器通过 I2C 总线接口与数字温度传 感器、 实时时钟和音频解码电路相连。
作为本发明进一步的实施方式， 所述中央处理器通过 SPI 总线接口与触摸屏和 IC 卡相连。
作为本发明进一步的实施方式， 所述中央处理器外扩 32M 字节的 Nor Flash 作为 程序存储器和 32M 字节的 Nor Flash 作为数据存储器， 并选用主频为 133MHz 的两片 64M 字 节 DDR SDRAM 作为内存。
作为本发明进一步的实施方式， 所述复位模块进一步包括看门狗电路， 中央处理 器与 FPGA 模块相连， FPGA 模块与看门狗电路的输入端相连， 中央处理器通过 FPGA 模块向 看门狗电路输出喂狗信号， 看门狗电路为中央处理器提供复位。
通过应用本发明实施方式所描述的人机交互单元设备， 有效地降低了 CPU 的功耗 和系统的发热， 使得人机交互单元设备的系统稳定性提高， 同时 CPU 的运算能力大幅提高， 产品的生命周期也有所增长。
附图说明 为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本 发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以 根据这些附图获得其他的附图。
图 1 为本发明人机交互单元设备的系统功能结构框图 1 ；
图 2 为本发明人机交互单元设备的系统功能结构框图 2 ； 图 3 为本发明人机交互单元设备的 CPU 与外围电路数据和地址线接口框图 ； 图 4 为本发明人机交互单元设备的 CPU 初始配置电路框图 ； 图 5 为本发明人机交互单元设备的 FLASH 存储器电路框图 ； 图 6 为本发明人机交互单元设备的 DDR SDRAM 电路框图 ； 图 7 为本发明人机交互单元设备的 MPC5200B 的外设接口框图 ； 图 8 为本发明人机交互单元设备的 JTAG 接口电路框图 ； 图 9 为本发明人机交互单元设备的 CPU 时钟电路图 ； 图 10 为本发明人机交互单元设备的复位电路原理图 ； 图 11 为本发明人机交互单元设备的复位时序图 ； 图 12 为本发明人机交互单元设备的 5V-3.3V 电路结构框图 ； 图 13 为本发明人机交互单元设备的 3.3V-2.5V 电路结构框图 ； 图 14 为本发明人机交互单元设备的 3.3V-1.5V 电路结构框图 ； 图 15 为本发明人机交互单元设备的 MPC5200B 上电时序图 ； 图 16 为本发明人机交互单元设备的图形控制器电路结构框图 ； 图 17 为本发明人机交互单元设备的 SDRAM 显存电路结构框图 ； 图 18 为本发明人机交互单元设备的 LVDS 驱动电路结构框图 ； 图 19 为本发明人机交互单元设备的加密电路结构框图。具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完 整地描述， 显然， 所描述的实施例仅仅是本发明的一部分实施例， 而不是全部的实施例。基 于本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其 他实施例， 部属于本发明保护的范围。
作为本发明一种人机交互单元设备的具体实施方式， 如图 1 和图 2 所示的是本发 明在轨道交通领域机车车辆人机交互单元设备上的一种典型应用， 图 1 的系统功能结构框 图描述了主板的电路原理框图，
人机交互单元设备包括中央处理器、 中央处理器最小系统模块、 存储模块、 显示 模块、 MVB 总线接口电路， 中央处理器最小系统模块包括电源模块、 时钟模块、 复位模块和 JTAG/COP 接口电路， 中央处理器与存储模块， 中央处理器最小系统模块相连， 中央处理器通 过外部总线扩展 MVB 总线接口电路， 通过 MVB 总线与车辆中央控制单元进行通信， 显示模块 包括图形显示控制器， 中央处理器通过图形显示控制器与显示器相连， 中央处理器采用飞 思卡尔公司的工业级处理器。
其中 ： 主板以飞思卡尔公司的 MPC5200B 中央处理器 (CPU) 为核心构建处理器最小 系统。
存储模块包括 ： 外扩 32M 字节的 Nor Flash 作为程序存储器和 32M 字节的 Nor Flash 作为数据存储器 ； 选用主频为 133MHz 的两片 64M 字节 DDR SDRAM 作为内存 ；
利用 CPU 的 I2C 接口外扩了一个数字温度传感器和实时时钟 ；
利用 CPU 内置的 CAN 总线控制器实现了两路 CAN 总线 ；利用 CPU 的 I2S 总线实现了音频 Codec 解码功能 ；
利用 CPU 的 SPI 接口实现了触摸屏和 IC 卡功能 ；
通过外部 LocalPlusBus 总线扩展 MVB 总线接口电路， 能通过 MVB 总线与车辆中央 控制单元进行通信 ；
外扩一片 FPGA， 进行系统逻辑管理和键盘扫描、 光亮度采集、 同时实现 Nand Flash 控制器和 1wire 加密芯片接口功能 ；
提供以太网 MAC 控制器 ( 以太网控制器 )， 通过 MII 接口扩展以太网的物理层芯 片， 提供标准 10/100Mbps 自适应以太网接口 ；
利用 CPU 的 USB 接口， 实现 USB2.0 全速 (12Mbps) 的数据传输速率， 用于数据文件 的转储 ；
设计了 RS232 接口电路， 通过 RS232 串口和以太网这两种接口方式， 简单、 可靠完 成本主板程序的下载 ；
提供 1 路 RS485 和 1 路 RS422 通信接口， 用于与扩展设备的通信。
CPU 最小系统电路模块是处理器能工作起来的必备最小电路系统， 包括了电源模 块， 时钟模块， 复位模块， JTAG/COP 接口电路。 图 3 是 MPC5200B 与外围电路的数据和地址总线的框图， MPC5200B 的数据和地 址线采用复用模式， 通过上电复位配置引脚确认。其中复用的地址信号采用专用锁存器 74LVC574 在 ALE 信号的触发下进行地址锁存。总线分别连接系统的 Flash 存储器、 MVB 扩 展、 FPGA 数据和地址线， PCI 总线连接 LCD Control。在任一时间循环内， 总线只能为一个 部件所占用。MPC5200B 与 DDR SDRAM 存储器的连接是通过 MPC5200B 专用的 DDR SDRAM 总 线 (13 位地址总线， 32 位数据总线 ) 来实现的。
图 4 是 CPU 初始配置的电路原理框图。由于本产品在振动较大的机车或动车组上 使用， 杜绝使用跨接套， 在装配的时候可以选择将相应的控制线通过焊接的 0 欧电阻连接 到高电平或者低电平， 从而实现对 CPU 进行上电初始配置。
图 5 是主板上 Flash 存储器的电路原理框图， 总共有 4 片相同的 Flash， 2 片构成 系统的程序存储器， 2 片构成数据存储器。通过设置 BYTE 管脚电平为高选择采用 16 位数 据模式， CPU 本地数据总线工作在 32 位模式， 因此由 2 片 Flash 组成一个 32 位数据总线模 式。程序存储器的 CE 信号与 MPC5200B 的片选 CS0 相连， 用于系统文件存储 ； 数据存储器的 CE 信号与 MPC5200B 的 CS1 相连， 用作数据存储。WP 信号为写保护信号， 禁止系统复位的过 程中对 Flash 进行写入操作。
MPC5200B 有一个专门的 SDRAM/DDR 控制接口， 用以控制 SDRAM 或者 DDR-SDRAM 器 件， 支持的单片 DDR-SDRAM 容量可达 256M( 可支持两片 )。
本主板的 DDR-SDRAM 选用了 2 片 DDR-SDRAM 芯片， 其构架为 4(banks)×8M×16 位 (64M 字节 )， 每 bank 行地址数目是 13， 列地址数目是 10， 本主板的 DDR-SDRAM 共 128MB 的 空间， 可满足嵌入式操作系统的运行要求。
两片 DDR-SDRAM 组成的存储区原理框图如图 6 所示。
图 7 是 MPC5200B 的外设接口框图， 从上可以看出， MPC5200B 自带一路 Ethernet 控 制器、 一路 USB 控制器、 六路 PSC( 可编程串行控制器， 用户可根据需要配置成不同的模式， 如 URAT、 SPI、 AC97、 Codec、 IrDA 等多种模式 )、 两路 I2C 控制器、 一路 TIMER 控制器。
JTAG/COP 接口电路如图 8 所示， MPC5200B 的 JTAG/COP 接口支持程序下载、 单步指 令执行、 程序断点的设置和观察、 观察内部寄存器状态等功能， 图 8 是 MPC5200B 的 JTAG/COP 接口电路框图， 图中的 MPC5200B 的 JTAG_TRST# 引脚通过一个开关二极管 ( 在这里相当于 与门的功能 ) 与 PORRESET#(MPC5200B 上电复位 ) 连在了一起， 这样， 主板在进行复位操作 的时候， JTAG 寄存器也会进行复位操作。
MPC5200B 需用 2 个晶振用来产生所需的时钟。一个是慢时钟晶振， 频率固定为 32.768KHz， 通常只用于支持芯片上电时的操作， 而后将切换到另一个频率为 33MHz 晶振， 提供主时钟频率， 用于运行处理器的正常程序， 图 9 是为 MPC5200B 提供时钟的两个晶振的 电路框图。 33M 的主时钟频率进入 CPU 后， 通过系统的 APLL 进行倍频， 通过设置相应的控制 字可选择系统 APLL 倍频的倍数， 然后在经过分频处理提供给外设接口， 其中一路分频后的 时钟经过内核的 APLL 为内核工作提供时钟。
本主板的复位， 主要是 MPC5200B、 FLASH 存储器、 以太网物理层芯片 ( 以太网控制 器 ) 和 MVB 总线接口电路的复位， 复位的方式有上电复位、 电源监视复位、 看门狗复位。
图 10 是主板的复位模块电路框图， 采用看门狗电路芯片构成复位电路， 可同时监 视 1.5V 和 3.3V 的电源， 并具备看门狗监视主程序运行。 上电时， 看门狗芯片电源 VDD(3.3V) 高于 1.1V 时， 输出低电平 RESET 信号， 此时芯 片开始对系统的关键电源 (3.3V 和 1.5V) 进行监视， 只要这两个被监视电源低于监视门槛 值 Vit( 此处 3.3V 的 Vit 为 2.93V， 1.5V 的 Vit 为 1.4V)， RESET 会一直保持输出低电平， 等 3.3V 和 1.5V 的输入升高到大于对应的 Vit 时， RESET 仍要再保持 100ms 的低电平以确保系 统有足够的复位时间后才变为高电平。如果上电完成后， 一旦出现 3.3V 或 1.5V 的输入低 于对应的 Vit， RESET 立即跳变成低电平。
看 门 狗 芯 片 输 出 的 复 位 信 号 RESET 与 PORRESET# 直 接 串 联。 而 PORRESET# 是 MPC5200B 的上电复位， 也是整个主板的复位信号， 它与主板上的其它器件 (FLASH 存储器、 以太网物理层芯片 ( 以太网控制器 ) 和 FPGA( 用于给 MVB 总线接口芯片复位 )) 的复位信 号都是直接串接起来。 所以， 只要看门狗芯片输出复位信号， 就可以实现这些器件的复位功 能。
WDOG 是看门狗芯片的输入， 将其直接与 FPGA 的 I/O 相连， 则通过 WDOG、 RESET 这 两个信号和 FPGA 内部逻辑可实现主板的复位 ： 当系统上电时， 则由 FPGA 对 WDI 正常喂狗， 等 CPU 完全启动之后， 再把 “看门狗” 的控制权转移到 CPU。
复位模块原理如图 10 所示， MPC5200B 有三个引脚与复位有关， 分别是 PORRESET、 HRESET 和 SRESET， 在本主板中， 对 MPC5200B 的各种复位操作都是通过 PORRESET# 来进行 的。图 11 是 MPC5200B 的复位时序图， 当 PORRESET# 为低电平时并至少持续 100us 时， CPU 进入复位状态， CPU 内部逻辑使得 HRESET 和 SRESET 也变为低电平， 等系统 APLL 进入锁存 状态且系统时钟激活， 并且 PORRESET# 变为高电平， CPU 才结束复位， PORRESET 变为高电平 4096 个时钟周期后， HRESET 和 SRESET 也由低电平变为高电平。
此 外， MPC5200B 的 PORRESET#、 HRESET# 和 SRESET# 均 不 能 实 现 对 JTAG 逻 辑 的 复位， 如果需要对 JTAG 进行复位， 需要给 MPC5200B 的 JTAG_TRST 引脚置低电平。由于 FREESCALE 不推荐 JTAG_TRST 与 PORRESET# 直接相连， 故在本主板中， JTAG_TRST 是通过一 个开关二极管与 PORRESET# 连在一起， 该开关二极管实际上相当于一个与门的功能。这样，
在进行上电复位、 电源监视复位、 看门狗复位三种复位的时候都会对 JTAG 逻辑复位。
供电电路如图 12 至图 14 所示， 主板使用人机交互单元内部电源模块输出的 5V 电 源作为输入电源， 5V 电源进板后先经过 π 型滤波器， 以减少噪声和干扰， 然后再通过 LDO 和 DC/DC 器件得到主板上各元器件所需的电源电压。所需的电源电压有 3.3V， 1.5V， 2.5V。
3.3V 电压 ：
3.3V 由经过滤波后的 5V 电源通过 DC/DC 转换而来。该 DC/DC 的负载电流为 6A， 输入电压为 3.0-6V， 输出电压为 3.3V， 精度为 ±3％， 效率可达 90％以上 ( 随负载电流的变 化而变化 )。如图 12 所示。
2.5V 电压 ：
2.5V 电源是由 3.3V 电源通过 LDO 转换而来。该 LDO 的负载电流为 0-3A， 输入电 压为 2.5-7.0V， 固定 2.5V DC 输出， 精度为 ±1.5％ ( 室温下 )。如图 13 所示。
1.5V 电压 ：
1.5 电源由 3.3V 经 LDO 转换而来。该 LDO 负载电流范围是 0-1.5A， 且在 1.5A 的 负载电流下只有 110mV 的压降， 精度为 ±1.5％ ( 室温下 )， 如图 14 所示。
电源时序 ： 主板电源的上电时序主要根据 MPC5200B 芯片的上电时序要求来设计， MPC5200B 所要求的上电时序见图 15 所示。
MPC5200B 上电时对几种电压的上电时序并没有特殊要求， 其对电源最主要的一点 要求是， 芯片内核 e300 的供电电压在任何时刻都不能比 I/O Buffer 和 DDR Buffer 高 0.4V ； 另外， 为避免打开芯片内部的 ESD 防护钳位电阻， MPC5200B 电源的上升时间应大于 1 微秒。
在显示模块设计上， 由于 MPC5200 没有 LCD 控制器， 为此本板外扩了一款汽车级的 LCD 图形显示控制器 IC。该产品适用于汽车应用中的先进导航与视频显示。32 位的图形 控制器， 浮点运算可实现精确的数字化图形处理功能， 该器件包含一个 32 位、 33MHz PCI 接 口， 提供 70MBps 数据传输速率。该控制器集成了外部存储器接口， 可离线连接 SDRAM 存储 器。该控制器具有视频捕获功能， 可存储 DVD 及其它图形存储器中的数字视频数据。该控 制器提供 6 个层次的支持， 同时集成了一个多重几何引擎和增强的视频输入功能。该器件 支持传统的 XGA(1,024×768 像素 )、 4 层叠加 (overlay)、 左 / 右图片显示、 周边滚动、 双缓 冲器以及透明显示等功能。6 层显示支持 4 个不同的彩色调色板， 每个调色板提供 256 色。 所有层均提供 24 或 16 位分辨率直接彩色或 8 位分辨率的间接彩色。该控制器的供电额定 值为 1.8V、 500mA 和 3.3V、 100mA。该图形控制器采用 0.18μm 工艺制造， 提供 256 引脚 BGA 封装。
图形控制器电路原理 ： 该控制器采用 PCI 复用总线与 CPU 的 PCI 总线接口直接连 接， 32 位数据总线宽， 通讯速率为 33M。 视频输出为数字 RGB 模式， 根据所接液晶屏的接口要 求， 数字 RGB 输出模式采用 RGB 6:6:6 信号组合模式。同时该片外扩展了 32M 高速 SDRAM， 最高可达 10ns 的访问速度。如图 16 所示。
在 SDRAM 显存电路设计上， 图形控制器有一个专门的 SDRAM 控制接口， 用以控制 SDRAM 和 FDRAM(Fast Page Mode DRAM， 快速页切换模式动态随机存取存储器， 改良版的 DRAM) 器件， 支持的单片 SDRAM 容量可达 256M( 可支持两片 )。SDRAM 全称为同步动态随机 存储器。SDRAM 将 CPU 与 RAM 通过一个相同的时钟锁在一起， 使 RAM 和 CPU 能够共享一个时
钟周期， 以相同的速度同步工作， 与 EDO 内存 (Extended Data Out 扩展数据输出， P486 电 脑 72 线的 SIMM 内存条 ) 相比速度能提高 50％。
本主板选用了 2 片的 SDRAM 芯片， 其构架为 4(banks)×2M×16 位 (16M 字节 )， 每 bank 行地址数目是 12， 列地址数目是 9， 共 32MB 存储空间， 可满足嵌入式操作系统的运行要 求。
SDRAM 芯片分为 4 个 bank， 每个 bank 里有 2M 的地址单元， 每个地址单元含有 16 位的存储单元， 一块芯片的容量是 128M bit。为了充分利用图形控制器 32 位数据线的宽 度， 本主板用两块 SDRAM 组成 32 位宽的数据总线， 使得每个读写周期可以存取 4 个字节的 数据。与 Flash 存储器相比， SDRAM 的控制信号较多， 其连接电路也相对复杂。两片 SDRAM 组成的存储区与处理器的连接原理框图如图 17 所示。
在 LVDS 接口电路设计上， 本板使用的图形控制器支持 TFT 显示模式， 在该显示模 式下控制器输出的信号有 RGB 数字信号、 像素点时钟 (PCLK)、 (HSYNC)(VSYNC)。本产品采 用 10.4 寸 LVDS(Low Voltage Differential Signaling， 低电压差分信号 ) 接口屏， 以提高 显示输出信号的质量。由于图形控制器与 LVDS 接口液晶屏不能直接连接， 必须在两者之间 加驱动电路， 将图形控制器的输出并行信号转换为 LVDS 信号并提供给液晶屏。
本板选用汽车级 LVDS 驱动芯片， 温度可在 -40 ℃至 125 ℃内工作。可支持 VGA、 SVGA、 XGA 等显示分辨率， 输入时钟为 20 ～ 65MHz， 数据带宽可达 170Mbps， 电源为单 3.3V 供 电。LVDS 驱动芯片的原理框图如图 18 所示。
由于很容易捕获到 FPGA 配置比特流， 并进行复制， 因此， FPGA 设计很难防范设计 窃取。 和窃取知识产权 (IP) 相比， 几乎不可能从比特流中提取出 IP， 但是却能从 FPGA 中克 隆整个设计。为了保护配置比特流， 有的 FPGA 现在能够对比特流进行加密。然而， 对于不 具备嵌入式比特流加密手段来加密配置比特流的 FPGA 而言， 需要在生产过程中增加步骤 对 FPGA 中的密钥进行编程， 因此提高了成本。对于大批量应用， 使用安全辅助芯片的性价 比会更高一些。采用安全存储器 ( 加密芯片 ) 作为 FPGA 的安全辅助芯片， 在 FPGA 和安全 存储器中的哈希计算结果匹配之前， 这一方案禁用 FPGA 中的设计， 因此， 即使捕获到了配 置数据比特流， 设计也是安全的。采用 MAXIM 公司的 DS28E011 线接口芯片， 因此， 这一解决 方案只需要一个 FPGA I/O 引脚。安全存储器需要采用上拉电阻和 1 线 I/O 引脚， 连接电路 原理如图 19 所示。
本发明一种优选实施方式中选用的飞思卡尔公司工业级 32 位处理器 MPC5200B 作 为本硬件系统的核心， 所有其它的硬件电路都是围绕它而工作的。MPC5200B 集成了一个高 性能的基于 MPC603e 系列的内核 e300， 该内核采用超标量架构， 最高主频可达 400MHz( 环境 温度为 -40℃至 85℃ )， 具有 760MIPS 的处理能力， 全速运行时， 内核的功耗仅为 1W， 而 X86 系列 CPU 模块的功率通常在 5W 以上， 同样处理能力的奔 III CPU 模块的功耗更是超过 12W。 同时， MPC5200B 是一款专为工业应用设计的通用 CPU， 生命周期可保证在 20 年以上， 对比 ARM9 系列 CPU 将近 5 年的生命周期， 具有明显的优势。
本发明实施方式可以采用的芯片和元器件型号包括但并不限于上述优选实施方 式中记载和选用的具体型号， 能够实现相同或者相似功能的其它公司或其它型号芯片和元 器件替换也应当属于本发明的保护范围。 以上所述仅是本发明的优选实施方式， 应当指出， 对于本技术领域的普通技术人员来说， 在不脱离本发明原理的前提下， 还可以作出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。