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可伸缩总线结构
相关申请案
本申请案主张基于2004年2月4号递交的美国第60/542,114临时申请案的优先权。
技术领域
本发明大体上涉及数字系统，且更具体地说，涉及一种可伸缩总线结构。
背景技术
计算机已通过使复杂处理任务能够被快速执行而使电子业发生巨大变化。这些复杂任务可由含有很多个复合组件的系统执行，所述组件使用总线以快速而有效的方式彼此通信。总线是计算机、计算机子系统、计算机系统或其它电子系统中组件之间的信道或路径。
驻留于计算机中的许多总线传统上已实施为共享总线。共享总线提供使任何数目的组件通过共同路径或信道而通信的方法。近些年来，共享总线技术已由点到点交换式连接补充。点到点交换式连接在总线上两个组件彼此通信时提供其间的直接连接。多条直接链路可用于允许若干组件同时通信。
用于计算机的共同配置包括具有系统存储器的微处理器。高带宽系统总线可用于支持两者之间的通信。另外，还可存在用于将数据传送到外围设备的外围总线。在某些情况下，还可存在用于编程各种资源的目的的配置总线。桥接器可用于在较高带宽总线与较低带宽总线之间有效地传送数据，以及提供必要的协议翻译。这些总线中的每一者已以不同协议实施，且它们之间在性能要求上存在较大变化。
多年来，在计算机中使用多个总线结构已提供了一种切实可行的解决方法。然而，由于区域和能量成为集成电路的主要设计考虑，因而越来越需要降低总线结构的复杂性。
发明内容
在本发明的一个方面中，发送组件与接收组件之间通过总线通信的方法包括在总线的第一信道上从发送组件广播读取和写入地址信息、读取和写入控制信号、和写入数据。所述方法还包括配置从发送组件到接收组件的信令，使得接收组件可区别在第一信道上广播的读取和写入地址信息、读取和写入控制信号、和写入数据。所述方法进一步包括基于写入地址信息和写入控制信号而将在第一信道上广播的写入数据存储在接收组件处，基于读取地址信息和读取控制信号而从接收组件检索读取数据，且在第二信道上从接收组件广播检索到的读取数据。
在本发明的另一方面中，处理系统包括具有第一和第二信道的总线。所述处理系统还包括发送组件，其经配置以便在第一信道上广播读取和写入地址信息、读取和写入控制信号、和写入数据。处理系统进一步包括接收组件，其经配置以便基于写入地址信息和写入控制信号而存储在第一信道上广播的写入数据，基于读取地址信息和读取控制信号而检索读取数据，且在第二信道上将检索到的读取数据广播到发送组件。发送组件进一步向接收组件配置信令，使得接收组件可区别在第一信道上广播的读取和写入地址信息、读取和写入控制信号、和写入数据。
在本发明的又一方面中，处理系统包括具有第一和第二信道的总线。所述处理系统还包括发送装置，用于在第一信道上广播读取和写入地址信息、读取和写入控制信号、和写入数据。处理系统进一步包括接收装置，用于基于写入地址信息和写入控制信号而存储在第一信道上广播的写入数据，基于读取地址信息和读取控制信号而检索读取数据，且在第二信道上将检索到的读取数据广播到发送组件。所述发送装置进一步包括用于向接收装置配置信令的装置，使得接收组件可区别在第一信道上广播的读取和写入地址信息、读取和写入控制信号、和写入数据。
应了解，所属领域的技术人员从以下具体实施方式将容易了解本发明的其它实施例，在以下具体实施方式中以说明的方式来展示并描述本发明的各种实施例。将认识到，在不脱离本发明精神和范围的情况下，本发明能具有其它且不同实施例，且其若干细节能在各种其它方面中作修正。因此，附图和具体实施方式将被认为在本质上是说明性的，而不具有限制性。
附图说明
在附图中，以举例方式而并非以限制的方式来说明本发明的各方面，其中：
图1是说明在处理系统中两个组件之间通过双信道总线的点到点连接的实例的概念方框图；
图2是展示具有通过双信道总线的点到点连接的处理系统中两个组件之间的读取和写入操作的时序图；
图3是说明处理系统中两个组件之间通过高性能双信道总线的点到点连接的实例的概念方框图；
图4是说明图3的高性能总线的时分多工性质的概念方框图；
图5是说明处理系统中两个组件之间通过低带宽双信道总线的点到点连接的实例的概念方框图；
图6是说明图5的低带宽总线的时分多工性质的概念方框图；且
图7是说明在高性能组件与低带宽组件之间通过桥接器的点到点连接的实例的概念方框图。
具体实施方式
希望下文结合附图陈述的具体实施方式作为对本发明各种实施例的描述，且不希望其代表可实践本发明的仅有的实施例。具体实施方式包括出于提供对本发明彻底理解的目的的特定细节。然而，所属领域的技术人员将了解，可在没有这些特定细节的情况下实践本发明。在某些例子中，众所周知的结构和组件以方框图形式展示以避免模糊本发明的概念。可仅出于方便清楚的目的而使用首字母缩略词和其它描述性术语，而不希望其限制本发明的范围。
处理系统中的各种组件可通过总线进行通信。所述总线可在宽度和时钟频率方面为可伸缩的以便支持各种组件的带宽要求。总线还可使用用于所有可伸缩配置的共同结构和信令协议。此可通过将总线的信令协议缩减到只有传输或接收信息所必须的那些信号。
总线可配置有“传输信道”，其提供一用于使用相同信令协议以时分多工形式将信息从发送组件广播到接收组件的一般媒介。“接收信道”也可使用相同信令协议来将信息从接收组件广播到发送组件。
图1是说明此基本概念的概念方框图。在处理系统中展示两个组件之间通过总线的点到点连接。处理系统100可以是合作以执行一个或一个以上处理功能的组件集合。通常，处理系统将是计算机或驻留在计算机中，且能够处理、检索并存储信息。处理系统可以是独立系统。或者，处理系统可嵌入在任何装置中，包括(举例来说)蜂窝式电话。
在处理系统100的一个实施例中，总线106是发送组件102与接收组件之间的专用总线。在处理系统100的另一实施例中，发送组件102通过总线互连使用经由总线106的点到点连接与接收组件104通信(未图示)。此外，如所属领域的技术人员将容易了解，贯穿本发明内容所描述的发明性方面不限于专用总线或点到点交换式连接，而是可应用于任何类型的总线技术，包括(举例来说)共享总线。
发送组件102可以是任何类型的总线控制组件，包括(举例来说)微处理器、数字信号处理器(DSP)、直接存储器存取控制器、桥接器、可编程逻辑组件、离散栅极或晶体管逻辑、或任何其它信息处理组件。
接收组件104可以是任何存储组件，包括(举例来说)寄存器、存储器、桥接器或能够检索并存储信息的任何其它组件。接收组件的每一地址位置处的存储容量可依据特定应用和总设计限制而变化。出于解释的目的，接收组件将被描述为具有每地址位置1字节的存储容量。
发送组件102可从接收组件104进行读取或对接收组件104进行写入。在发送组件102对接收组件104进行写入的情况下，发送组件可在传输信道108上将地址位置、适当控制信号和有效负荷广播到接收组件104。“有效负荷”表示与特定读取或写入操作(在此情况下是写入操作)关联的数据。
控制信号可包括传送限定词。术语“传送限定词”表示描述读取操作、写入操作或另一总线相关操作的属性的参数。在此情况下，传送限定词可包括“有效负荷大小信号”以指示有效负荷中含有的数据字节的数目。如果有效负荷是多个字节，那么接收组件104可在以在传输信道108上广播的地址位置开头的连续地址位置的区块中存储有效负荷。举例来说，如果发送装置102广播地址位置100_HEX且接着广播4字节有效负荷，那么接收组件104可将有效负荷写入到以100_HEX开始且以103_HEX结束的连续地址位置的区块中。
控制信号还可包括写入字节启用。“写入字节启用”可用于指示传输信道108上哪些字节通道将用于广播用于写入操作的有效负荷。举例来说，在32位传输信道108上广播的2字节有效负荷可使用4个字节通道中的2个。写入字节启用可用于向接收组件104指示传输信道108上2个字节通道中的哪个将用于广播有效负荷。
在发送组件102从接收组件104进行读取的情况下，地址位置和恰当传送限定词可以是需要在传输信道108上广播的仅有的信息。传送限定词可包括有效负荷大小信号以指示有效负荷中所含数据字节的数目。接收组件104可确认广播并在接收信道110上发送有效负荷。如果有效负荷是多个字节，那么接收组件104可从以在传输信道108上广播的地址位置开始的连续地址位置的区块中读取有效负荷。举例来说，如果发送装置102广播地址位置200_HEX并请求4字节有效负荷，那么接收组件104可在以200_HEX开始且以203_HEX结束的连续地址位置的区块中检索有效负荷。
在至此描述的处理系统的实施例中，发送组件102具有对于传输信道108的总体控制，且可在主动写入操作之前、期间或之后广播一个或一个以上地址位置及其相关控制信号。而且，传输和接收信道108和110完全独立，因此由发送组件进行的地址位置、控制信号和写入数据的广播可与由接收组件104进行的读取数据的广播同时发生。“写入数据”表示由发送组件102广播的数据，且“读取数据”表示从接收组件104读取且在接收信道110上广播的数据。
隐式寻址方案可用于控制传输和接收信道108和110上读取和写入数据操作的序列。举例来说，如果发送组件102通过在传输信道108上广播一连串地址位置与恰当控制信号来起始多个写入操作，那么发送组件102将以与广播地址位置相同的序列广播用于每一写入操作的有效负荷。类似地，如果发送组件102通过广播一连串地址位置与恰当控制信号来起始多个读取操作，那么接收组件104将以与其接收地址位置相同的序列来检索用于每一读取操作的有效负荷。
“传送标签”可用作此隐式寻址方案的替代物。发送组件102可向每一读取和写入操作分配传送标签。传送标签可包括于在传输信道108上广播的传送限定词中。在写入操作的情况下，发送组件102可发送传送标签与有效负荷，且接收组件104可使用从传送限定词恢复的传送标签来识别有效负荷。在读取操作的情况下，接收组件104可发送所恢复的传送标签与有效负荷，且发送组件可使用传送标签来识别有效负荷。
可使用任何数目的协议来实施至此所描述的各种概念。在以下详细描述中，将介绍总线协议的实例。介绍此总线协议旨在说明处理系统的发明性方面，其条件是这些发明性方面可与任何适当协议一起使用。在下文表1中展示用于传输信道的基本信令协议。所属领域的技术人员在实际实施本文描述的总线结构的过程中将能够容易地改变此协议且/或添加信号到此协议。
表1

  信号  定义  驱动者  时钟  参考时钟信号  系统  有效  有效信息正在传输信道上广播  发送组件  类型(2:0)  指示正被广播的信息的类型  发送组件  传送询问  指示接收组件准备接收写入数据  接收组件  传输信道  由发送组件驱动以广播信息的信道  发送组件
相同信令协议可用于接收信道，如下文表2展示。
表2
  信号  定义  驱动者  时钟  参考时钟信号  系统  有效  有效信息正在接收信道上广播  接收组件  类型(2:0)  指示正被广播的信息的类型  接收组件  传送确认  指示发送组件准备  接收读取数据  发送组件  接收信道  由接收组件驱动以广播信息的信道  接收组件
在表3中展示用于此信令协议的类型字段的定义。
表3
  类型值  定义  000  保留  001  有效写入地址位置  010  有效写入控制信号  011  有效写入数据  100  保留  101  有效读取地址位置  110  有效读取控制信号  111  有效读取数据
在表4中展示用于此信令协议的有效和传送确认信号的定义。
表4
  有效；传送确认  定义  0；0  有效信息没有正被广播，且在另一末端处的组件没有准备好接收  广播  0；1  有效信息没有正被广播，但在另一末端处的组件准备接收广播  1；0  有效信息正被广播，但在另一末端处的组件没有准备好接收广播  1；1  有效信息正被广播，且在另一末端处的组件准备接收广播
图2是说明通过32位传输信道和32位接收信道的读取和写入操作的时序图。系统时钟202可用于使发送组件与接收组件之间的通信同步。系统时钟202展示为具有十一个时钟周期，其中为了易于解释依次编号每一周期。
写入操作可在第二时钟周期203期间由发送组件起始。此可通过确定有效信号204和设定类型字段206以便于信令通知广播，实现写入操作的地址位置。地址位置还可通过传输信道208广播到接收组件。响应此广播，接收组件将地址位置存储在其地址队列中。
地址位置的广播之后可以是第三时钟周期205中用于写入操作的控制信号广播。发送组件可通过保持有效信号204被确定且恰当地改变类型字段206来向接收组件警告控制信号广播。控制信号广播可包括用于写入操作的传送限定词和写入字节启用。在此情况下，传送限定词可包括指示8字节有效负荷的有效负荷大小信号。写入字节启用可指示8字节有效负荷将在传输信道208的所有字节通道上传输。接收组件可从此信息中确定有效负荷广播将通过两个时钟周期来广播。
用于写入操作的有效负荷的第一4字节可在第四时钟周期207期间在传输信道208上广播。发送组件可通过保持有效信号204被确定且改变类型字段206，以便信令通知有效负荷广播来向接收组件警告有效负荷广播。在缺少传送标签的情况下，接收组件基于先前论述的隐式寻址方案将写入数据辨认为有效负荷的第一4字节。响应于此广播，有效负荷的第一4字节可被写入到接收组件。
在随后时钟周期209中，当有效负荷的第二4字节在传输信道208上广播时有效信号204和类型字段206保持不变。然而，接收组件已论述指示其无法接受所述广播的传送确认信号210。发送组件可检测到传送确认信号210在此第五时钟周期209结束时未被确定，且在随后时钟周期211中重复广播有效负荷的第二4字节。发送组件可继续在每个时钟周期广播有效负荷的第二4字节，直到发送组件检测到来自接收组件的传送确认信号210的确定。在此情况下，仅需要重复广播一次。有效负荷的第二4字节可在第六时钟周期中被写入到接收组件。在第六时钟周期211结束时，发送组件检测到传送确认信号210的确定，且确定广播已被接收。
读取操作可在第七时钟周期213期间由发送组件起始。此可通过确定有效信号204和设定类型字段206，以便信令通知广播用于读取操作的地址位置来实现。地址位置接着可通过传输信道208广播到接收组件。响应此广播，接收组件将地址位置存储在其地址队列中。
地址位置的广播之后可以是在第八时钟周期215中用于读取操作的控制信号广播。发送组件可通过保持有效信号204被确认且恰当地改变类型字段206来向接收组件警告控制信号广播。控制信号广播可包括用于读取操作的传送限定词。在此情况下，传送限定词可包括指示4字节有效负荷的有效负荷大小信号。接收组件可从此信息中确定有效负荷广播可通过一个时钟周期广播。
归因于接收组件的读取等待时间，在读取数据可用之前可经历若干时钟周期延迟。一旦4字节有效负荷可用，接收组件可确定有效信号212且确定信令通知在接收信道216上的有效负荷广播的类型字段214。由于传送确认信号218由发送组件确定，因而有效负荷的广播可在一个时钟周期中完成。接收组件在第十周期219结束时检测到传送确认信号218的确定，且由此确定有效负荷的广播已成功。
图3是说明两个组件之间通过高性能总线的点到点连接的概念方框图。高性能总线的传输和接收信道108和110可实施为多个子信道，其中每一子信道为32位宽。在实际实施方案中，子信道的数目和每一子信道的宽度可依据特定应用的性能要求而不同。在此实例中，传输信道包括4个32位子信道108a到108d，且接收信道包括2个32位子信道110a到110b。此实施方案适于(举例来说)计算机中的系统总线，或任何其它高性能总线。术语“子信道”表示一组导线或导体，其可独立于信道中的其它导线或导体而被控制。此意味着每一子信道可具备独立信令能力。
此高性能总线可由发送组件102用来同时广播若干信息组合。举例来说，发送组件可在单一时钟周期内广播32位地址位置、包括传送限定词和写入字节启用的控制信号的32位和写入数据的8字节。就接收信道110来说，读取数据的8字节可在单一时钟周期内从接收组件104广播到发送组件102。
由于至此描述的处理系统的各种实施例不包括在接收信道110上广播的除了读取数据之外的任何其它类型的信息，因而不需要子信道。可实施单一64位接收信道来降低信令要求(即，没有子信道)。然而，在处理系统的某些实施例中，可延伸信令协议中的类型字段以允许其它信息的广播。举例来说，可在接收信道110上广播“写入响应”以便信令通知发送组件数据已被写入到接收组件104。写入响应可使用保留类型字段中的一者而在接收信道110上广播。在此情况下，具有两个独立受控的32位子信道可能较为有用，使得读取数据和写入响应可同时在接收信道110上广播。使用2个32位子信道，接着可能能够同时广播读取数据的4字节、读取数据的2字节和1个32位写入响应或2个32位写入响应。另一方面，单一64位接收信道110在任何给定时钟周期中可能仅能够支持读取数据或写入响应。
以类似方式，传输信道还可经延伸以包括在许多总线协议中共同的其它类型信息(例如，标准命令)的广播。举例来说，附着到总线的微处理器可需要将信息广播到系统中其它组件，例如TAB同步命令或TAB无效命令。这些命令可在类型字段中分类而不需要额外信令。
图4是说明具有4个子信道108a到108d的传输信道108的时分多工性质的方框图。在此实例中，完整8字节有效负荷广播可在单一时钟周期内在4个子信道上完成。更具体地说，在第一时钟周期401期间，针对第一写入操作，发送组件可在第一子信道108a上广播32位地址位置，且在第二子信道108b上广播控制信号的32位。发送组件还可在相同时钟周期期间在第三子信道108c上广播有效负荷的较高阶4字节，且在第四子信道108d上广播有效负荷的较低阶4字节。每一子信道108a到108d可具备独立信令能力，且在上述情况中，以恰当类型字段为每一子信道确定有效信号。
随着在第一时钟周期401结束时为每一子信道108a到108d确定传送确认，可在第二时钟周期403期间由发送组件起始两个读取操作。此可通过针对第一读取操作在第一子信道108a上广播32位地址位置且在第二子信道108b上广播控制信号的32位来实现，其中在每一子信道108a到108b上具有恰当信令。发送组件还可针对第二读取操作在第三子信道108c上广播32位地址位置且在第四子信道108d上广播控制信号的32位，同样每一子信道108c到108d具有恰当信令。
随着在第二时钟周期结束时为每一子信道108a到108d确定传送确认，在第三时钟周期405期间可由发送组件起始第二写入操作和第三读取操作。此可通过针对第二写入操作在第一子信道108a上广播32位地址位置且在第二子信道108b上广播控制信号的32位来实现，其中在每一子信道108a到108b上具有恰当信令。发送组件还可针对第三读取操作在第三子信道108c上广播32位地址位置且在第四子信道108d上广播控制信号的32位，同样每一子信道108c到108d具有恰当信令。
在此实例中，在第三时钟周期405结束时，在第一和第二子信道108a和108b上确定传送确认信号，但未在第三和第四子信道108c和108d上确定传送确认信号。发送组件可检测到第三和第四子信道108c和108d上的传送确认未被确定，因此确定应重新广播用于第三读取操作的地址位置和控制信号。用于第三读取操作的地址位置和控制信号展示为在第四时钟407期间分别在第三和第四子信道108c和108d上被广播，但在任何后续时钟周期期间可在任何子信道上被重新广播。
在以上实例中，接收组件经配置以接受或拒绝用于第三读取操作的地址位置和控制信号两者。然而，在处理系统的某些实施例中，针对于相同读取或写入操作，接收组件可经配置以接受地址位置且拒绝控制信号，或反之亦然。类似地，接收组件可经配置以单独接受或拒绝有效负荷的较高或较低阶字节。在此情况下，需要存在一种将(比如)用于第三读取操作的控制信号的重新广播与先前广播的用于相同操作的地址位置联系的方式。此可由多种方式实现。举例来说，一旦用于读取或写入操作的地址位置被发送且由接收组件确认，直到与当前读取或写入操作请求关联的控制信号由接收组件接收并确认时，用于下一读取或写入操作的地址才被广播。
在第四时钟周期407期间，发送组件可广播用于第二写入操作的有效负荷，且第二次试图起始第三读取操作。此可通过针对第二写入操作在第一子信道108a上广播有效负荷的较高阶4字节且在第二子信道108b上广播有效负荷的较低阶4字节来实现，其中在每一子信道108a到108b上具有恰当信令。发送组件还可针对第三读取操作在第三子信道108c上重新广播32位地址位置且在第四子信道108d上广播控制信号的32位。
在此高性能总线实施例中，读取/写入请求的排序可由位置暗示。发送组件可在第一子信道108a上广播第一读取/写入请求，在第二子信道108b上广播第二读取/写入请求，在第三子信道108c上广播第三读取/写入请求，且在第四子信道108d上广播第四读取/写入请求。接收组件可基于此隐式定位来处理请求以保持连续一致性。举例来说，如果在第三时钟周期405期间起始的读取和写入操作的地址位置相同，那么在将此地址位置处的新写入数据提供到接收信道以用于传输到发送组件之前，接收组件可等待，直到在第四时钟周期407期间在第一和第二子信道108a和108b上广播的数据被写入到地址位置为止。
在至此描述的高性能总线的实施例中，无需在广播写入操作请求(即地址位置和控制信号)之后立即广播写入数据。其它较高优先权读取操作请求和/或命令可与在传输信道108上广播的写入数据交错。然而，如果发送组件将读取操作请求和/或命令与写入数据交错，那么发送组件应配置有地址回退机制(address back-offmechanism)。
如先前结合图2所述，发送组件在传输信道208上广播之后取样传送确认信号210。如果发送组件未能检测到确定的传送确认信号210，那么其可在随后时钟周期期间重复广播。可在每个时钟周期重复广播，直到发送组件检测到确定的传送确认信号210为止。在读取操作请求期间地址队列已满，且因此无法再接受地址位置时，可产生一个问题。同时，接收组件需要完成等待写入操作以释放地址序列中的空间。在此情况下，认为接收组件是闭锁的。
地址回退机制经设计以允许在接收组件处于闭锁状态下时完成写入操作。此可通过限制发送组件进行的与读取操作请求结合重复广播的数目来实现。如果接收组件未在特定数目的时钟周期内以传送确认信号来确认读取操作请求，那么发送组件可通过发送剩余写入数据代替用于当前读取操作请求的地址位置来中断请求。如果不存在需要完成的等待写入操作，那么不需要中断广播读取操作请求。可继续广播，直到接收组件确认请求为止。
如果发送组件不将读取操作请求与写入数据交错，那么可不需要地址回退机制。即，如果紧随用于写入操作的地址位置之后是控制信号，且接着紧随其后是写入数据，那么接收组件将从不遇到闭锁。然而，此可降低接收信道的性能，因为发送组件可能不能够保持读取操作的管线足以充分利用接收信道的带宽。
图5是说明两个组件之间通过低带宽总线的点到点连接的概念方框图。低带宽总线可实施有需要较少信号且导致较低功率消耗的单一传输信道108和单一接收信道110。在图5所示的实例中，发送组件102可通过32位传输信道108将信息广播到接收组件104，且接收组件104可通过32位接收信道110将信息广播回发送组件102。或者，此相同总线结构可实施有较窄总线宽度。
虽然此配置继续允许传输和接收信道108和110同时广播信息，但每一读取或写入操作现可需要多个时钟周期，如图6方框图中展示。在此实例中，两个时钟周期用于起始读取操作。更具体地说，32位地址位置可在第一时钟周期601中在传输信道108上广播，接着在随后时钟周期603中广播控制信号的32位。可在第三时钟周期605中响应于此请求从接收组件读取4字节有效负荷，并在接收信道110上广播。
在接收信道上广播有效负荷的同时，发送组件可起始写入操作。在此情况下，写入操作使用三个时钟周期。在第三时钟周期605中，发送组件在传输信道108上广播32位地址位置，接着在第四时钟周期607中广播32位控制信号，接着在第五时钟周期609中广播4字节有效负荷。
在许多处理系统中，某些装置可需要高带宽互连，而其它装置可以低得多的带宽互连来充分操作。通过使用可伸缩总线结构，可以共同信令协议来实施桥接器的实施方案。图7是说明两个组件之间通过桥接器的点到点连接的概念方框图。桥接器702可用于将附着到高性能总线的发送组件102与附着到较低带宽总线的接收组件104对接。所述高性能总线可实施有具有4个32位子信道108a到108d的传输信道108和具有2个32位接收信道110a和110b的接收信道110。所述较低带宽总线可实施有单一32位传输信道108′和单一32位接收信道110′。
在此实例中，写入操作可使用高性能总线的4个传输子信道108a到108d在单一时钟周期内在发送装置102与桥接器702之间完成，以便广播地址位置、控制信号和8字节有效负荷，如先前结合图3和图4描述。桥接器702可缓冲信息并在4个时钟周期中通过较低带宽总线的32位传输信道108′将信息广播到接收组件104，如先前结合图5和图6描述。
在读取操作的情况下，地址位置和控制信号可由发送组件102在单一时钟周期内在高性能总线的2个传输子信道上广播到桥接器702。桥接器702可缓冲此信息，并在两个时钟周期中通过32位传输信道108’将此信息广播到接收组件104。8字节有效负荷可接着在32位接收信道110’上从接收组件104广播到桥接器702，在桥接器702中缓冲，且接着在单一时钟周期中在两个接收子信道110a和110b上由桥接器702广播到发送组件102。
结合本文揭示的实施例描述的各种说明性逻辑区块、模块和电路可由以下各项实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑组件、离散栅极或晶体管逻辑、离散硬件组件、或经设计以执行本文描述的功能的其任何组合。通用处理器可以是微处理器，但在替代方法中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算组件的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心结合的一个或一个以上微处理器，或任何其它此配置。
结合本文揭示的实施例而描述的方法和算法可直接在硬件、由处理器执行的软件模块中或两者组合中实施。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、抽取式磁盘、CD-ROM或此项技术中已知的任何其它形式的存储媒介中。存储媒介可耦合到处理器，使得处理器可从存储媒介读取信息并将信息写入到存储媒介。在替代方法中，存储媒介可与处理器成为一体。处理器和存储媒介可驻留在ASIC中。ASIC可驻留在发送和/或接收组件中，或其它地方。在替代方法中，处理器和存储媒介可作为离散组件驻留在发送和/或接收组件中，或其它地方。
提供所揭示的实施例的先前描述使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易了解这些实施例的各种修改，且本文定义的一般原理可在不脱离本发明精神或范围的情况下应用于其它实施例。因此，本发明不是用来限定本文所展示的实施例，而是希望与本文揭示的原理和新颖特征保持最宽范围的一致。