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1、10申请公布号CN101937332A43申请公布日20110105CN101937332ACN101937332A21申请号201010257622422申请日20100819G06F9/30220060171申请人复旦大学地址200433上海市邯郸路220号72发明人周晓方汪文义王琳凯74专利代理机构上海正旦专利代理有限公司31200代理人陆飞盛志范54发明名称基于基24算法的多路FFT处理器中乘法器的复用方法57摘要本发明属于数字信号处理集成电路设计技术领域，具体为基于基24算法的多路FFT处理器中乘法器的复用方法。本发明提出了一种改进的基24频域抽取FFT算法，减少FFT处理器设计中通。
2、用乘法器的数目，并且使基于此算法设计的单路FFT处理器中蝶形运算的常复系数乘法器利用率低于50，从而提出多路FFT处理器中常复系数乘法器的复用方法及相应的FFT处理器结构。本发明实现不同路中常复系数乘法器的复用，减少了FFT处理器的乘法器数目，同时维持吞吐率不变。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书4页附图3页CN101937333A1/2页21一种改进的基24算法，其特征在于具体步骤如下对于N点序列XN，其离散傅立叶变换定义为其中，N是2的幂，XN和XK是复数序列，旋转因子将上式代入1中有其中旋转因子表示为将3代入2式中，并简化得到一组长度为N/。
3、16DFT的集合如下其中，令QN5，K1，K2，K3，K4为第四级蝶形运算，表达式为其中TN5，K1，K2，K3为第三级蝶形运算，表达式为其中HN5，K1，K2为第二级蝶形运算，表达式为其中BN5，K1为第一级蝶形运算，表达式为2一种基于权利要求1所述改进基24算法的多路FFT处理器中乘法器的复用方法，FFT处理器采用SDF结构，其特征具体步骤如下1将M路FFT处理器输入数据均分为上下两组，并将两组输入数据分别以正序和逆序数据并行输入；权利要求书CN101937332ACN101937333A2/2页32在每一级的蝶形运算单元中，都是将两数的加法结果先输出到下一级运算中，而减法结果被暂时存储在。
4、存储单元中，减法结果在N/2L个周期后输出到下一级运算，L表示第L级蝶形运算。3一种基于权利要求2所述方法实现的多路FFT处理器，其特征在于为由权利要求2中的多路FFT信号流程映射得到多路FFT处理器。权利要求书CN101937332ACN101937333A1/4页4基于基24算法的多路FFT处理器中乘法器的复用方法技术领域0001本发明属于数字信号处理集成电路设计技术领域，具体涉及设计单路FFT处理器时常复系数乘法器利用率都低于50的基24算法，并实现对基于此算法的多路FFT处理器中常复系数乘法器的复用方法。背景技术0002离散傅立叶变换DFT是数字信号处理中的重要模块，被广泛应用于数字信。
5、号处理的各个领域，但受DFT计算复杂度的限制，DFT在实际应用中受到很大的限制。自COOLY和TURKEY提出基2FFT算法后1，使DFT的计算复杂度从N2降低到N/2LOG2N，而且该算法具有良好的规整性，便于VLSI实现，使得FFT得到广泛应用。HE和TORKSEN在1998年提出了基22和基23FFT算法2，减少了计算复杂度，又维持了基2FFT算法的规则性，被认为是实现FFT处理器的最优算法之一。0003在FFT处理器设计中，流水线结构可以以适当的硬件规模来获得较高的吞吐率，是目前FFT处理器中普遍采用的结构，其要求FFT算法具有规整性，23等目前大多数对FFT的研究都基于流水线结构来设。
6、计FFT处理器。FFT的流水线结构主要可被划分为两类，全并行流水线结构MDC和单路数据反馈结构SDF，前者提供高吞吐率，但存储单元利用率低，存储单元和硬件规模较大，后者吞吐率相对低些，但提高了存储单元利用率，减少了存储单元，硬件规模小。本发明采用SDF结构以节省面积。0004随着传输信息量的不断增加，多天线正交频分复用技术日益成为无线通信系统中的关键技术，而多路FFT处理器是其中的重要模块，吞吐率高但是硬件规模很大。为了进一步降低计算复杂度，4中根据基23DIFFFT算法2推导出一种基24算法，但用于设计单路FFT处理器时蝶形运算BFII后的常复系数乘法器利用率高于50，在设计多路FFT处理器。
7、时若采用5中基24算法，则常复系数乘法器不能在维持吞吐率不变的同时实现复用。针对上述问题，本发明在此根据基23算法推导一种新型的基24算法，基于此算法设计单路FFT处理器时可得到BFII和BFIII后的常复系数乘法器利用率低于50，为设计多路基24FFT处理器时维持吞吐率不变，同时复用常复系数乘法器以减少硬件规模提供了可能，在此基础上本发明提出了一种多路基24FFT处理器结构，通过调整不同路输入和中间数据的顺序关系，错开常复系数乘法器，实现复用常复系数乘法器的复用，可以减少乘法器数目且维持吞吐率不变。00051JWCOOLEYANDJTUKEY，“ANALGORITHMFORTHEMACHIN。
8、ECALCULATIONOFCOMPLEXFOURIERSERIES，”MATHCOMPUT，1965，VOL19，PP29730100062SHOUSHENGHE，MARSTORKELSONDESIGNINGPIPELINEFFTPROCESSORFOROFDMDEMODULATIONPISAURSIINTERNATIONALSYMPOSIUMONSIGNALS，SYSTEMS，ANDELECTRONICS1998，25726200073YUWEILIN，WANCHUNLIAOANDCHENYILEE，AMRMDFFFTPROCESSORFORMIMOOFDMAPPLICATIONASIAN。
9、SOLIDSTATECIRCUITSCONFERENCE2005，225228说明书CN101937332ACN101937333A2/4页500084JUNGYEOL0H，MYOUNGSEOBLIMFASTFOURIERTRANSFORMPROCESSORBASEDONLONPOWERANDAREAEFFICIENTALGORITHMIEEEASIAPACIFICCONFERENCEONADVANCEDSYSTEMINTEGRATEDCIRCUITS2004，198201发明内容0009为了进一步提高处理器中运算单元的利用率，降低硬件复杂度，本发明提出一种基24频域抽取DIFFFT算法，以减。
10、少FFT设计中通用乘法器的数目，并采用SDF结构，通过调整输入和中间数据的顺序关系，实现常复系数乘法器的复用，减少FFT处理器的乘法器数目，同时维持吞吐率不变。0010本发明提出的基24DIFFFT分解算法，具体过程如下0011对于N点N是2的幂序列XN，其离散傅立叶变换定义为00120013其中，XN和XK是复数序列，旋转因子00140015KK12K24K38K416K5N，0016将上式代入1中有00170018其中旋转因子可表示为0019002000210022将3代入2式中，并简化可得到一组长度为N/16DFT的集合如下00230024其中，令QN5，K1，K2，K3，K4为第四级蝶。
11、形运算，表达式为00250026其中TN5，K1，K2，K3为第三级蝶形运算，表达式为0027说明书CN101937332ACN101937333A3/4页60028其中HN5，K1，K2为第二级蝶形运算，表达式为00290030其中BN5，K1为第一级蝶形运算，表达式为00310032本发明提出的新型的基24算法计算复杂度比基23算法小，且具有基2算法的规则性，适合于流水线结构设计，图1表示了N32的基于该算法的FFT信号流程图，由式4、5和6可知，改进的基24算法中有常复系数J、W81、W161、W163及其乘积组合，可见图1。J乘法运算相当于实部虚部互换和符号位取反操作，可以合并到蝶形运。
12、算中且不增加硬件消耗；将实现式5，式6中的常复系数乘法运算的两个乘法器，分别记为常复系数乘法器1和常复系数乘法器2，前者只包含W81乘法运算，如图1中间第二列所示；后者包含W81、W161、W163乘法运算，如图1中间第三列所示。0033由公式和图1可知，基于改进基24算法设计的单路FFT处理器中常复系数乘法器利用率低于50，为多路FFT处理器中常复系数乘法器的复用提供了可行方案。具体方法如下为了充分利用乘法器，将M路FFT处理器输入数据均分为上下两组，并将两组输入数据分别以正序和逆序数据并行输入，在每一级的蝶形运算单元中，都是先将两数的加法结果先输出到下一级运算中，而减法结果被暂时存储在存储。
13、单元中，本发明采用SDF结构，所以减法结果在N/2LL表示第L级蝶形运算个周期后输出到下一级运算。两路数据的32点FFT信号流程图如图2所示。0034本发明根据基23算法提出了一种新型的基24算法，基于此算法设计单路FFT处理器时可得到BFII和BFIII后的常复系数乘法器利用率低于50，为设计多路基24FFT处理器时维持吞吐率不变，同时复用常复系数乘法器以减少硬件规模提供了可能，在此基础上本发明提出了一种多路FFT处理器中常复系数乘法器的复用方法，以及相应的多路基24FFT处理器结构，即通过调整不同路输入和中间数据的顺序关系，错开常复系数乘法器，实现复用常复系数乘法器的复用，可以减少乘法器数。
14、目且维持吞吐率不变。附图说明0035图1是N32点的基24DIFFFT信号流程图。0036图2是调整数据顺序的两路32点基24DIFFFT信号流程图。0037图3是采用本发明的两路256点FFT处理器的整体结构。具体实施方式0038本发明中的多路FFT处理器是上文中的基于基24算法，为实现多路FFT处理器的常复系数乘法器的复用提供了可能，并且采用SDF结构来实现，通过调整不同路数据的说明书CN101937332ACN101937333A4/4页7输入数据顺序和中间数据顺序来错开常复系数乘法器，实现常复系数乘法器的复用，其具体实施步骤如下00391本发明是针对含有基24算法FFT的设计，设计多路。
15、NN16点FFT处理器时，首先根据本发明上文中提到的DIF基24算法对FFT逐步进行分解，可根据表达式画出基于基24算法的DIFFFT的信号流程图，类似于图1。00402将多路FFT均分成上下两组，则对应的数据也分为两组。00413将上下两组输入数据分别以正逆序输入，可以以两路32点FFT为例画出相应的信号流程图，如图2所示，上行数据输入顺序依次是XU0、XU1XU31，下行数据输入顺序依次是XD31、XD30XD0，数据FFT中间蝶形运算得到两个加减结果，加法结果立即被输出到下一级运算中，减法结果在N/2LL表示第L级蝶形运算个时钟周期后输出到下一级运算。00424采用步骤2、3方法错开了常。
16、复系数乘法器，实现常复系数乘法器的复用。可以图2为例，中间列的数字表示该级数据输出到下一级运算的相对时间，如中间第一列横线上的“0”表示该级第一个数据输出到下一级运算，“1”表示第二个，以此类推数据依次输出到下一级运算中。由图2可知，通过调整其中一路数据的顺序，中间列的第二和第三列的常复系数乘法运算在时间上没有冲突，以第二列为例，上行数据在相对时间“20”到“23”和“28”到“31”乘以常复系数W81，下行数据在相对时间“16”到“19”和“24”到“27”乘以常复系数W81，所以可以实现对多路基24FFT处理器结构中常复系数乘法器的复用，减少了硬件规模，同时维持吞吐率不变。00435根据步。
17、骤4中得到的多路FFT信号流程图可映射得到多路FFT处理器的整体结构，以两路256点FFT处理器为例，其整体结构如图3所示，其中MEM表示存储单元，蝶形运算单元1不包含J乘法运算，蝶形运算单元2是包含J乘法运算，常复系数乘法器1只包含W81乘法运算，常复系数乘法器2包含W81、W161、W163乘法运算，通用复数乘法器是实现旋转因子TF的乘法运算。本发明实现了本发明对常复系数乘法器的复用，同时维持吞吐率不变。基于映射得到的整体结构就可以去具体实现FFT多路处理器。说明书CN101937332ACN101937333A1/3页8图1说明书附图CN101937332ACN101937333A2/3页9图2说明书附图CN101937332ACN101937333A3/3页10图3说明书附图CN101937332A。