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数字控制振荡器、数字变频器和射频单元
    【技术领域】

    本发明涉及用于通过数字信号处理，将所接收的信号频率转换成解调器输入信号的数字控制振荡器，以及数字变频器和包括其的射频单元。

    背景技术

    传统的数字控制振荡器(NCO)包括相位数据累加器，以及用于输出对应于由累加器计算的相位的正弦数据的存储器(例如，只读存储器(ROM))以及用来提供定义如下的输出频率：

    F＝(Fs×R)/2j…(1)

    其中，F是输出频率，j是相位字长，Fs是采样频率，以及R是任意整数。

    在使用数字模拟转换和输出来自NCO的输出信号的直接数字合成器(DDS)获得目标频率的情况下，通过将来自NCO的输出信号的采样频率调整到200KHz×2j或扩展相位字长j(增加位数)以便增强相位分辨率或频率分辨率，以200KHz步长(step)改变NCO的输出频率，以便NCO的目标频率和输出频率间地差值能存在于可容许偏差的范围内。

    例如，假定在系统中，采样频率Fs设置成153.6MHz，其中输出频率F为1.92GHz以及以0.1ppm的精确度获得可容许输出频率偏差Δf，那么相位字长j将如下所述：

    j＝log2(Fs/Δf)…(2)

    ＝log2(153.6×106/(1.92×109×0.1×10-6))

    19.61

    从上述等式2可以看出需要20位来定义目标相位字长j。

    然而，在扩展相位字长j的情况下，有必要使相位字长j等于存储器的字长k(存储器的地址位数量)(j＝k)以便无假信号(spurious)的NCO的输出信号。在使相位字长j大于存储器字长k(j＞k)以便抑制存储容量增加的情况下，有必要重新量化从相位计算器输出的地址字长(存储器字长)。这一重新量化导致周期性的误差ep发生，其呈现为NCO的输出信号中的假信号(spurious)(例如见非专利参考1)。

    另一方面，已知的用于抑制由重新量化来自相位计算器的地址字长产生的假信号的方法是例如基于误差反馈或由于设计的误差扩散的方法(例如，见非专利参考2)。

    [非专利参考1]

    在in Proc.Annual Frequency Control Symposium，1987中的HenryT Nicholas，III and Henry Samuel，「An Analysis of the Output Spectrumof Direct Digital Frequency Synthesizers in the Phase-AccumulatorTruncation」，pp 495-502

    [非专利参考2]

    在IEEE International Frequency Control Symposium，1996中JoukoVankka，「Spur.Reduction Techniques in Sine Output Direct DigitalSynthesis」，pp 951-959

    然而，如非专利参考1中所公开的，尽管由于重新量化来自相位计算器的地址字长，在输出信号中生成假信号，相位字长j却不可避免地大于存储器字长k以便抑制存储容量增加。

    另外，在非专利参考2中公开的技术不利之处在于除原始目标电路外，还需要另外的电路，导致电路大小增加，即使不增加存储容量。用于使用由设计的错误扩散抑制假信号的方法涉及增加噪声电平(噪声固有噪声电平)增加，以致其不一定有效。

    此外，将采样频率设置到2j倍，所需频率步长(frequency step)使得其难以生成参考频率。

    【发明内容】

    因此，鉴于上述问题，做出了本发明，以及本发明的目的是提供用于降低电路大小和功率损耗同时维持所需频率偏差，以及尽可能抑制生成假信号的数字控制振荡器，以及包括其的数字变频器和射频单元。

    根据本发明的一个方面，通过提供数字控制振荡器(NCO)实现上述和其他目的，该数字控制振荡器包括：相位累加器(例如，第一实施例的相位累加器1)，用于累积输入相位差数据以便生成相位数据，相位累加器包括用于存储和输出相位数据的寄存器(例如，第一实施例的相位寄存器1a)、用于使输入相位差数据与来自寄存器的相位数据彼此相加或相减的计算器(例如，第一实施例的相位计算器1b)；以及存储器(例如，第一实施例的ROM2)，用于存储相位/振幅转换表，以便输出对应于由相位累加器生成的相位数据的振幅数据，NCO用来输出采样频率Fs的信号，其中，如果输出信号的所需频率设定间隔的上限为FD以及K和L为任意整数，那么相位累加器的计算器用来通过将M的最近整数作为模数的模操作，使输入相位差数据与来自寄存器的相位数据彼此相加或相减，其中M＝Fs/FD×K/L；以及相位/振幅转换表用来输出设置成dF步长的频率设定间隔的信号，其中dF＝FD/K×L。

    在具有上述结构的NCO中，如果NCO的输出信号的采样频率为Fs，输出信号的所需频率设定间隔的上限为FD以及K和L为任意整数，以及相位累加器通过将整数M作为模数的模操作，累积地增加或减去输入相位差数据来生成相位数据，以及输出所生成的相位数据作为地址输入到相位/振幅转换表。因此，相位/振幅转换表输出对应于输入数据的振幅数据作为设置成dF步长的频率设定间隔的输出信号，其中dF＝FD/K×L。

    根据本发明的第二方面，提供一种数字下变频器，包括变频器(例如，第二实施例的变频器12)，变频器包括第一方面的NCO作为本机振荡器(例如，第二实施例的本机振荡器12a)并用来变频以采样频率Fs采样的输入信号，数字下变频器变换和输出输入信号为其频率低于输入信号的频率的输出信号，其中，如果输入信号的所需频率设定间隔为FD以及K和L为任意整数，变频器用来使用从本机振荡器输出的并设置成dF步长的频率设定间隔的特定信号，变频输入信号，其中dF＝FD/K×L，本机振荡器通过将M的最近整数作为模数的模操作，累积相位差数据来输出特定信号，其中M＝Fs/FD×K/L。

    在具有上述结构的数字下变频器中，为将以采样频率Fs采样的输入信号转换和输出为频率低于输入信号频率的输出信号，如果输入信号的所需频率设定间隔为FD以及K和L为任意整数，变频器使用从第一方面的NCO作为本机振荡器输出的并设置成dF步长的频率设定间隔的频率信号，变频输入信号。在输入信号的所需频率设定间隔FD高于或等于变频器的频率设定间隔dF并被其等分的情况下，数字下变频器能将以频率设定间隔FD输入到其中的输入信号的频率转换成在可容许频率偏差的范围内的所需频率。

    根据本发明的第三方面，提供一种数字下变频器，包括第一变频器(例如第四实施例的变频器31)和第二变频器(例如第四实施例的变频器33)，第一变频器包括第一方面的NCO作为第一本机振荡器(例如，第四实施例的本机振荡器31a)并用来变频以采样频率Fs1采样的输入信号，第二变频器包括第一方面的NCO作为第二本机振荡器(例如，第四实施例的本机振荡器33a)并用来二次变频来自第一变频器的输出信号，数字下变频器通过二次变频，将输入信号转换和输出为其频率低于输入信号的频率的输出信号，其中：如果输入信号的所需频率设定间隔为FD以及K1，K2和L1为任意整数，第一变频器用来使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第一特定信号，变频输入信号，其中FD1＝FD/K1×L1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M1＝Fs1/FD×K1/L1；以及第二变频器用来如果来自第一变频器的输出信号的采样频率为Fs，使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第二特定信号，变频来自第一变频器的输出信号，其中FD2＝(FD mod FD1)/K2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M2＝Fs2/(FD mod FD1)×K2。

    具有上述结构的数字下变频器通过二次变频，将以采样频率Fs1采样的输入信号转换和输出为频率低于输入信号频率的输出信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD高于第一变频器的频率设定间隔FD1并被其等分，来自数字下变频器的输出信号的频率偏差将超出可容许的范围。为此，首先，第一变频器使用第一方面的NCO作为本机振荡器输出的并设置成FD1频率信号变频器频率信号，变频输入信号，其中FD1＝FD/K1×L1。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝(FD mod FD1)/K2。因此，数字下变频器能将以采样设定间隔FD输入到其中的输入信号的频率转换成在可容许频率偏差范围内的所需频率。

    根据本发明的第四方面，提供一种数字下变频器，包括第一变频器和第二变频器，第一变频器(例如第四实施例的变频器31)包括第一方面的NCO作为第一本机振荡器(例如，第四实施例的本机振荡器31a)并用来变频以采样频率Fs1采样的输入信号，第二变频器(例如，第四实施例的变频器33)包括第一方面的NCO作为第二本机振荡器(例如，第四实施例的本机振荡器33a)并用来二次变频来自第一变频器的输出信号，数字下变频器通过二次变频，将输入信号转换和输出为其频率低于输入信号的频率的输出信号，其中：如果输入信号的所需频率设定间隔为FD以及K1，K2和L1为任意整数，第一变频器用来使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第一特定信号，变频输入信号，其中FD1＝FD/K1×L1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M1＝Fs1/FD×K1/L1；以及第二变频器用来如果来自第一变频器的输出信号的采样频率为Fs2，使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第二特定信号，变频来自第一变频器的输出信号，其中FD2＝(FD1 mod FD)/K2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M2＝Fs2/(FD1 mod FD)×K2。

    具有上述结构的数字下变频器通过二次变频，将以采样频率Fs1采样的输入信号转换和输出为频率低于输入信号频率的输出信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD低于第一变频器的频率设定间隔FD1并不被除尽，来自数字下变频器的输出信号的频率偏差将超出可容许的范围。为此，首先，第一变频器使用第一方面的NCO作为本机振荡器输出的并设置成FD1频率信号变频器频率信号，变频输入信号，其中FD1＝FD/K1×L1。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝(FD1 mod FD)/K2。因此，数字下变频器能将以采样设定间隔FD输入到其中的输入信号的频率转换成在可容许频率偏差范围内的所需频率。

    根据本发明的第五方面，提供一种数字下变频器，包括第一变频器(例如第四实施例的变频器31)和第二变频器(例如第四实施例的变频器33)，第一变频器包括第一方面的NCO作为第一本机振荡器(例如第四实施例的本机振荡器31a)并用来变频以采样频率Fs1采样的输入信号，第二变频器包括第一方面的NCO作为第二本机振荡器(例如第四实施例的本机振荡器33a)并用来二次变频来自第一变频器的输出信号，数字下变频器通过二次变频，将输入信号转换和输出为其频率低于输入信号的频率的输出信号，其中：如果输入信号的所需频率设定间隔为FD以及K1，K2和L1为任意整数，第一变频器用来使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第一特定信号，变频输入信号，其中FD1＝FD/K1×L1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M1＝Fs1/FD×K1/L1；以及第二变频器用来如果来自第一变频器的输出信号的采样频率为Fs2，使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第二特定信号，变频来自第一变频器的输出信号，其中FD2＝FD/K2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M2＝Fs2/FD×K2。

    具有上述结构的数字下变频器通过二次变频，将以采样频率Fs1采样的输入信号转换和输出为频率低于输入信号频率的输出信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD高于或等于第一变频器的频率设定间隔FD1并被其等分，或FD低于FD1以及FD1被FD等分，首先，第一变频器使用第一方面的NCO作为本机振荡器输出的并设置成FD1频率信号变频器频率信号，变频输入信号，其中FD1＝FD/K1×L1。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝FD/K2。因此，数字下变频器能将以采样设定间隔FD输入到其中的输入信号的频率转换成在可容许频率偏差范围内的所需频率。

    最好，在第三、第四或第五方面的数字下变频器中，第二变频器用来停止其变频。

    在第一变频器的频率设定间隔FD1的倍数等于输入信号的频率设定间隔FD的倍数的情况下，具有上述结构的数字下变频器能仅通过第一变频器，将以频率设定间隔FD输入到其中的输入信号的频率变换成在可容许频率偏差范围内的所需频率。

    根据本发明的第六方面，提供一种数字上变频器，包括变频器(例如，第3实施例的变频器23)，变频器包括第一方面的NCO作为本机振荡器(例如，第3实施例的本机振荡器23a)并用来变频输入信号，数字上变频器将输入信号变换成其频率高于输入信号的频率的信号以及将所变换的信号输出为以采样频率Fs采样的输出信号，其中，如果输出信号的所需频率设定间隔为FD以及K和L为任意整数，变频器用来使用从本机振荡器输出的并设置成dF步长的频率设定间隔的特定信号，变频输入信号，其中dF＝FD/K×L，本机振荡器通过将M的最近整数作为模数的模操作，累积相位差数据来输出特定信号，其中M＝Fs/FD×K/L。

    在具有上述结构的数字上变频器中，为将输入信号转换成具有高于输入信号的信号转并将所转换的信号输出为以采样频率Fs采样的输出信号，如果输入信号的所需频率设定间隔为FD以及K和L为任意整数，变频器使用从第一方面的NCO作为本机振荡器输出的并设置成dF步长的频率设定间隔的频率信号，变频输入信号，其中dF＝FD/K×L。在输入信号的所需频率设定间隔FD高于或等于变频器的频率设定间隔dF并被其等分的情况下，数字上变频器能其输出信号的频率设定间隔设置为FD。

    根据本发明的第，提供一种数字上变频器，包括第一变频器(第五实施例的变频器42)和第二变频器(第五实施例的变频器44)，第一变频器包括第一方面的NCO作为第一本机振荡器(第五实施例的本机振荡器42a)并用来变频输入信号，以及第二变频器包括第一方面的NCO作为第二本机振荡器(第五实施例的本机振荡器44a)并用来二次变频来自第一变频器的输出信号，数字上变频器执行二次变频以便将输入信号转换成其频率高于输入信号的频率的信号以及将所变换的信号输出为以采样频率Fs2采样的输出信号，其中：如果输出信号的所需频率设定间隔为FD以及K1，K2和L2为任意整数，第二变频器用来使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第一特定信号，变频来自第一变频器的输出信号，其中，FD2＝FD/K2×L2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M2＝Fs2/FD×K2/L2；以及第一变频器用来如果输入信号的采样频率为Fs1，使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第二特定信号，变频输入信号，其中FD1＝(FD mod FD2)/K1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M1＝Fs1/(FD mod FD2)×K1。

    具有上述结构的数字上变频器执行二次变频以便将输入信号转换成频率高于输入信号的频率的信号并将所转换的信号输出为经采样频率Fs2采样的输出信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD高于第二变频器的频率设定间隔FD2并不被其除尽，来自数字上变频器的输出信号的频率偏差将超出可容许范围。为此，首先，第一变频器使用第一方面的NCO作为本机振荡器输出的并设置成FD1频率信号变频器频率信号，变频输入信号，其中FD1＝(FD mod FD2)/K1。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝FD/K2×L2。因此，数字上变频器能其输出信号的频率设定间隔设置为FD。

    根据本发明的第八方面，提供一种数字上变频器，包括第一变频器(第五实施例的变频器42)和第二变频器(第五实施例的变频器44)，第一变频器包括第一方面的NCO作为第一本机振荡器(第五实施例的本机振荡器42a)并用来变频输入信号，以及第二变频器包括第一方面的NCO作为第二本机振荡器(第五实施例的本机振荡器44a)并用来二次变频来自第一变频器的输出信号，数字上变频器执行二次变频以便将输入信号转换成其频率高于输入信号的频率的信号以及将所变换的信号输出为以采样频率Fs2采样的输出信号，其中：如果输出信号的所需频率设定间隔为FD以及K1，K2和L2为任意整数，第二变频器用来使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第一特定信号，变频来自第一变频器的输出信号，其中，FD2＝FD/K2×L2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M2＝Fs2/FD×K2/L2；以及第一变频器用来如果输入信号的采样频率为Fs1，使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第二特定信号，变频输入信号，其中FD1＝(FD2 mod FD)/K1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M1＝Fs1/(FD2 mod FD)×K1。

    具有上述结构的数字上变频器执行二次变频以便将输入信号转换成频率高于输入信号的频率的信号并将所转换的信号输出为经采样频率Fs2采样的输出信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD低于第二变频器的频率设定间隔FD2以及FD2不被FD除尽，来自数字上变频器的输出信号的频率偏差将超出可容许范围。为此，首先，第一变频器使用第一方面的NCO作为本机振荡器输出的并设置成FD1频率信号变频器频率信号，变频输入信号，其中FD1＝(FD2 mod FD)/K1。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝FD/K2×L2。因此，数字上变频器能其输出信号的频率设定间隔设置为FD。

    根据本发明的第九方面，提供一种数字上变频器，包括第一变频器(第五实施例的变频器42)和第二变频器(第五实施例的变频器44)，第一变频器包括第一方面的NCO作为第一本机振荡器(第五实施例的本机振荡器42a)并用来变频输入信号，以及第二变频器包括第一方面的NCO作为第二本机振荡器(第五实施例的本机振荡器44a)并用来二次变频来自第一变频器的输出信号，数字上变频器执行二次变频以便将输入信号转换成其频率高于输入信号的频率的信号以及将所变换的信号输出为以采样频率Fs2采样的输出信号，其中：如果输出信号的所需频率设定间隔为FD以及K1，K2和L2为任意整数，第二变频器用来使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第一特定信号，变频来自第一变频器的输出信号，其中，FD2＝FD/K2×L2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M2＝Fs2/FD×K2/L2；以及第一变频器用来如果输入信号的采样频率为Fs1，使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第二特定信号，变频输入信号，其中FD1＝FD/K1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M1＝Fs1/FD×K1。

    具有上述结构的数字上变频器执行二次变频以便将输入信号转换成频率高于输入信号的频率的信号并将所转换的信号输出为经采样频率Fs2采样的输出信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD高或等于于第二变频器的频率设定间隔FD2并被其等分，或FD低于FD2以及FD2被FD等分，首先，第一变频器使用第一方面的NCO作为本机振荡器输出的并设置成FD1频率信号变频器频率信号，变频输入信号，其中FD1＝FD/K1。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝FD/K2×L2。因此，数字上变频器能其输出信号的频率设定间隔设置为FD。

    最好，在第七、第八或第九方面的数字上变频器中，第一变频器可以停止其变频。

    在第二变频器的频率设定间隔FD2的倍数等于输出信号的频率设定间隔FD的倍数的情况下，具有上述结构的数字下变频器能仅通过第二变频器，将其输出信号的频率设定间隔设置为FD。

    根据本发明的第十方面，提供一种接收机，包含包括第一本机振荡器(例如，第六实施例的本机振荡器51或第七实施例的本机振荡器81)并用来变频接收信号的第一变频器(例如，第六实施例的混频器52或第七实施例的正交解调器82)，第一本机振荡器包括以采样频率Fs操作的第一方面的NCO和具有倍乘率P(P为整数)并用来从第一方面的NCO接收输出信号作为参考信号的锁相环(PLL)电路(例如，第六实施例的锁相环电路51c或第七实施例的锁相环电路81c)、包括第一方面的NCO作为第二本机振荡器并用来二次变频来自第一变频器的输出信号的第二变频器(例如，第六实施例的变频器12或第七实施例的变频器85)，以及用于解调来自第二变频器的输出信号以便从其抽取接收数据的解调器(例如，第六实施例或第七实施例的解调器55)，接收机通过二次变频，将接收信号转换成其频率低于接收信号的频率的基带接收信号，并从所转换的基带接收信号抽取接收数据，其中：如果接收信号的所需频率设定间隔为FD以及K1，K2和L1为任意整数，第一变频器用来使用从第一本机振荡器输出的并设置成FDP步长的频率设定间隔的第一特定信号，变频接收信号，其中FDP＝FD/K1×L1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M1＝Fs/FD×K1/L1×P；以及第二变频器用来如果来自第一变频器的输出信号的采样频率为Fs1，使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第二特定信号，变频来自第一变频器的输出信号，其中FD2＝(FD mod FDP)/K2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M2＝Fs1/(FD mod FDP)×K2。

    具有上述结构的接收机通过二次变频，将所接收的信号转换成频率低于所接收的信号的频率的基带接收信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔FD高于第一变频器的频率设定间隔FDP并不被其除尽，解调器所需的频率偏差将超出可容许范围为此，首先，第一变频器使用从包括具有倍乘率P的PLL电路和第一方面的NCO输出的并设置成FD1频率信号变频器频率信号，变频所接收的信号，其中FD1＝FDP/P＝FD/K1×L1/P。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝(FD mod FDP)/K2。因此，接收机能将经频率设定间隔FD输入到其中的所接收的信号的频率精确地转换成解调器所需的频率。

    根据本发明的第十一方面，提供一种接收机，包含包括第一本机振荡器(例如，第六实施例的本机振荡器51或第七实施例的本机振荡器81)并用来变频接收信号的第一变频器(例如，第六实施例的混频器52或第七实施例的正交解调器82)，第一本机振荡器包括以采样频率Fs操作的第一方面的NCO和具有倍乘率P(P为整数)并用来从第一方面的NCO接收输出信号作为参考信号的PLL电路(例如，第六实施例的锁相环电路51c或第七实施例的锁相环电路81c)、包括第一方面的NCO作为第二本机振荡器(例如，第六实施例的本机振荡器12a或第七实施例的本机振荡器器85a)并用来二次变频来自第一变频器的输出信号的第二变频器(例如，第六实施例的变频器12或第七实施例的变频器85)，以及用于解调来自第二变频器的输出信号以便从其抽取接收数据的解调器(例如，第六实施例或第七实施例的解调器55)，接收机通过二次变频，将接收信号转换成其频率低于接收信号的频率的基带接收信号，并从所转换的基带接收信号抽取接收数据，其中：如果接收信号的所需频率设定间隔为FD以及K1，K2和L1为任意整数，第一变频器用来使用从第一本机振荡器输出的并设置成FDP步长的频率设定间隔的第一特定信号，变频接收信号，其中FDP＝FD/K1×L1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M1＝Fs/FD×K1/L1×P；以及第二变频器用来如果来自第一变频器的输出信号的采样频率为Fs1，使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第二特定信号，变频来自第一变频器的输出信号，其中FD2＝(FDP mod FD)/K2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M2＝Fs1/(FDP mod FD)×K2。

    具有上述结构的接收机通过二次变频，将所接收的信号转换成频率低于所接收的信号的频率的基带接收信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔低于第一变频器的频率设定间隔FDP并不被其除尽，解调器所需的频率偏差将超出可容许范围为此，首先，第一变频器使用从包括具有倍乘率P的PLL电路和第一方面的NCO输出的并设置成FD1频率信号变频器频率信号，变频所接收的信号，其中FD1＝FDP/P＝FD/K1×L1/P。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝(FDP mod FD)/K2。因此，接收机能将经频率设定间隔FD输入到其中的所接收的信号的频率精确地转换成解调器所需的频率。

    根据本发明的第十二方面，提供一种接收机，包含包括第一本机振荡器(例如，第六实施例的本机振荡器51或第七实施例的本机振荡器81)并用来变频接收信号的第一变频器(例如，第六实施例的混频器52或第七实施例的正交解调器82)，第一本机振荡器包括以采样频率Fs操作的第一方面的NCO和具有倍乘率P(P为整数)并用来从第一方面的NCO接收输出信号作为参考信号的锁相环(PLL)(例如，第六实施例的锁相环电路51c或第七实施例的锁相环电路81c)、包括第一方面的NCO作为第二本机振荡器(例如，第六实施例的本机振荡器12a或第七实施例的本机振荡器器85a)并用来二次变频来自第一变频器的输出信号的第二变频器(例如，第六实施例的变频器12或第七实施例的变频器85)，以及用于解调来自第二变频器的输出信号以便从其抽取接收数据的解调器(例如，第六实施例或第七实施例的解调器55)，接收机通过二次变频，将接收信号转换成其频率低于接收信号的频率的基带接收信号，并从所转换的基带接收信号抽取接收数据，其中：如果接收信号的所需频率设定间隔为FD以及K1，K2和L1为任意整数，第一变频器用来使用从第一本机振荡器输出的并设置成FDP步长的频率设定间隔的第一特定信号，变频接收信号，其中FDP＝FD/K1×L1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M1＝Fs/FD×K1/L1×P；以及第二变频器用来如果来自第一变频器的输出信号的采样频率为Fs1，使用从第二本机振荡器输出的并设置成FD2步长的频率设定间隔的第二特定信号，变频来自第一变频器的输出信号，其中FD2＝FD/K2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M2＝Fs1/FD×K2。

    具有上述结构的接收机通过二次变频，将所接收的信号转换成频率低于所接收的信号的频率的基带接收信号。如果输入信号的所需频率设定间隔为FD以及K和L为任意整数以及频率设定间隔高于或等于第一变频器的频率设定间隔FDP并被其等分，或FD低于FDP以及FDP被FD等分，首先，第一变频器使用从包括具有倍乘率P的PLL电路和第一方面的NCO输出的并设置成FD1频率信号变频器频率信号，变频所接收的信号，其中FD1＝FDP/P＝FD/K1×L1/P。然后，第二变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，二次变频来自第一变频器的输出信号，其中FD2＝FD/K2。因此，接收机能将经频率设定间隔FD输入到其中的所接收的信号的频率精确地转换成解调器所需的频率。

    最好，在第十、十一或十二方面的接收机中，第二变频器可以停止其变频。

    在第一变频器的频率设定间隔FD1的倍数等于所接收的信号的频率设定间隔FD的情况下，具有上述结构的接收机能仅通过第一变频器，将经频率设定间隔FD输入到其中的所接收的信号的频率精确地转换成解调器所需的频率。

    根据本发明的第十三方面，提供一种发射机，包括调制器(例如第八实施例的调制器61)，用于基于发射数据，调制和输出基带发射信号、第一变频器(例如第八实施例的变频器63)，包括第一方面的NCO作为第一本机振荡器(例如第八实施例的本机振荡器63a)并用来变频来自调制器的输出信号、第二变频器(例如第八实施例的变频器71)，包括第二本机振荡器(例如第八实施例的本机振荡器70)并用来二次变频来自第一变频器的输出信号，第二本机振荡器包括以采样频率Fs操作的第一方面的NCO和具有倍乘率P(P为整数)并用来从第一方面的NCO接收输出信号作为参考信号的PLL电路(例如第八实施例的PLL电路70c)，发射机通过二次变频，变频和输出基带发射信号为频率高于基带发射信号的频率的发射信号，其中：如果发射信号的所需频率设定间隔为FD以及K1、K2和L2为任意整数，第二变频器用来使用从第二本机振荡器输出的并设置成FDP步长的频率设定间隔的第一特定信号，变频来自第一变频器的输出信号，其中FDP＝FD/K2×L2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M2＝Fs/FD×K2/L2×P；以及第一变频器用来，如果来自调制器的输出信号的采样频率为Fs1，使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第二特定信号，变频来自调制器的输出信号，其中FD1＝(FD mod FDP)/K1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M1＝Fs1/(FD mod FDP)×K1。

    具有上述结构的发射机通过两次变频，将基带发射信号转换和输出为频率高于基带发射信号的频率的发射信号。

    如果发射信号的所需频率设定间隔为FD，K1、K2和L2为任意整数以及频率设定间隔FD高于第二变频器的频率设定间隔FDP并不被其等分，来自发射机的发射信号的频率偏差将超出可容许的范围。为此，首先，第一变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD1步长的频率设定间隔的输出信号，变频基带发射信号，其中FD1＝(FD mod FDP)/K1。然后，第二变频器使用包括具有倍乘系数P的PLL电路和第一方面的NCO的第二本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，变频来自第一变频器的输出信号，其中FD2＝FDP/P＝FD/K2×L2/P。因此，发射机能将来自解调器的基带发射信号的频率精确地变换成目标发射信号频率。

    根据本发明的第十四方面，提供一种发射机，包括调制器(例如第八实施例的调制器61)，用于基于发射数据，调制和输出基带发射信号、第一变频器(例如第八实施例的变频器63)，包括第一方面的NCO作为第一本机振荡器(例如第八实施例的本机振荡器63a)并用来变频来自调制器的输出信号、第二变频器(例如第八实施例的变频器71)，包括第二本机振荡器(例如第八实施例的本机振荡器70)并用来二次变频来自第一变频器的输出信号，第二本机振荡器包括以采样频率Fs操作的第一方面的NCO和具有倍乘率P(P为整数)并用来从第一方面的NCO接收输出信号作为参考信号的PLL电路(例如第八实施例的PLL电路70c)，发射机通过二次变频，变频和输出基带发射信号为频率高于基带发射信号的频率的发射信号，其中：如果发射信号的所需频率设定间隔为FD以及K1、K2和L2为任意整数，第二变频器用来使用从第二本机振荡器输出的并设置成FDP步长的频率设定间隔的第一特定信号，变频来自第一变频器的输出信号，其中FDP＝FD/K2×L2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M2＝Fs/FD×K2/L2×P；以及第一变频器用来，如果来自调制器的输出信号的采样频率为Fs1，使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第二特定信号，变频来自调制器的输出信号，其中FD1＝(FDP mod FD)/K1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M1＝Fs1/(FDP mod FD)×K1。

    具有上述结构的发射机通过两次变频，将基带发射信号转换和输出为频率高于基带发射信号的频率的发射信号。

    如果发射信号的所需频率设定间隔为FD，K1、K2和L2为任意整数以及频率设定间隔FD低于第二变频器的频率设定间隔FD2以及FD2不被FD除尽，来自发射机的发射信号的频率偏差将超出可容许的范围。为此，首先，第一变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD1步长的频率设定间隔的输出信号，变频基带发射信号，其中FD1＝(FDP mod FD)/K1。然后，第二变频器使用包括具有倍乘系数P的PLL电路和第一方面的NCO的第二本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，变频来自第一变频器的输出信号，其中FD2＝FDP/P＝FD/K2×L2/P。因此，发射机能将来自解调器的基带发射信号的频率精确地变换成目标发射信号频率。

    根据本发明的第十五方面，提供一种发射机，包括调制器(例如第八实施例的调制器61)，用于基于发射数据，调制和输出基带发射信号、第一变频器(例如第八实施例的变频器63)，包括第一方面的NCO作为第一本机振荡器(例如第八实施例的本机振荡器63a)并用来变频来自调制器的输出信号、第二变频器(例如第八实施例的变频器71)，包括第二本机振荡器(例如第八实施例的本机振荡器70)并用来二次变频来自第一变频器的输出信号，第二本机振荡器包括以采样频率Fs操作的第一方面的NCO和具有倍乘率P(P为整数)并用来从第一方面的NCO接收输出信号作为参考信号的PLL电路(例如第八实施例的PLL电路70c)，发射机通过二次变频，变频和输出基带发射信号为频率高于基带发射信号的频率的发射信号，其中：如果发射信号的所需频率设定间隔为FD以及K1、K2和L2为任意整数，第二变频器用来使用从第二本机振荡器输出的并设置成FDP步长的频率设定间隔的第一特定信号，变频来自第一变频器的输出信号，其中FDP＝FD/K2×L2，第二本机振荡器通过将M2的最近整数作为模数的模操作，累积相位差数据来输出第一特定信号，其中M2＝Fs/FD×K2/L2×P；以及第一变频器用来，如果来自调制器的输出信号的采样频率为Fs1，使用从第一本机振荡器输出的并设置成FD1步长的频率设定间隔的第二特定信号，变频来自调制器的输出信号，其中FD1＝FD/K1，第一本机振荡器通过将M1的最近整数作为模数的模操作，累积相位差数据来输出第二特定信号，其中M1＝Fs1/FD×K1。

    具有上述结构的发射机通过两次变频，将基带发射信号转换和输出为频率高于基带发射信号的频率的发射信号。

    如果发射信号的所需频率设定间隔为FD，K1、K2和L2为任意整数以及频率设定间隔FD高于或等于第二变频器的频率设定间隔FD2并被其等分，或FD低于FD2以及FD2被FD等分，来自发射机的发射信号的频率偏差将超出可容许的范围。为此，首先，第一变频器使用从第一方面的NCO作为本机振荡器输出的并设置成FD1步长的频率设定间隔的输出信号，变频基带发射信号，其中FD1＝FD/K1。然后，第二变频器使用包括具有倍乘系数P的PLL电路和第一方面的NCO的第二本机振荡器输出的并设置成FD2步长的频率设定间隔的频率信号，变频来自第一变频器的输出信号，其中FD2＝FDP/P＝FD/K2×L2/P。因此，发射机能将来自解调器的基带发射信号的频率精确地变换成目标发射信号频率。

    最好，在第十三、第十四或第十五方面的发射机中，第一变频器可以停止其变频。

    在第二变频器的频率设定间隔FD2的倍数等于发射信号的频率设定间隔FD的情况下，具有上述结构的发射机能仅通过第二变频器，将来自解调器的基带发射信号的频率精确地变换成目标发射信号频率。

    【附图说明】

    从下述结合附图的详细描述，本发明的上述和其他目的、特征和优点将是显而易见的，其中：

    图1是表示根据本发明的第一实施例的数字控制振荡器的结构的框图；

    图2是表示传统的数字控制振荡器和第一实施例的数字控制振荡器之间的假信号特性的模拟结果的比较的图；

    图3是表示使用第一实施例的数字控制振荡器的数字下变频器的实施例的结构的框图；

    图4是表示使用第一实施例的数字控制振荡器的数字上变频器的实施例的结构的框图；

    图5是表示使用第一实施例的数字控制振荡器的数字下变频器的另外的实施例的结构的框图；

    图6是表示使用第一实施例的数字控制振荡器的数字上变频器的另外的实施例的结构的框图；

    图7是表示使用第一实施例的数字控制振荡器的接收机的实施例的结构的框图；

    图8是表示使用第一实施例的数字控制振荡器的接收机的另一实施例的结构的框图；

    图9是表示使用第一实施例的数字控制振荡器的发射机的结构的框图。

    【具体实施方式】

    现在，将参考附图，详细地描述本发明的优选实施例。在下述描述中，将省略其中包含的已知功能和结构的详细描述，当其会使本发明的主题反而不清楚时。

    (实施例1)

    首先，根据本发明的第一实施例，给出数字控制振荡器(NCO)的描述。

    图1是表示第一实施例的NCO的结构的框图。如该图所示，NCO包括相位累加器1，用于累积输入相位差数据以便生成相位数据，以及存储器，最好是只读存储器(ROM)2，用于存储相位/振幅转换表以便输出对应于由相位累加器1生成的相位数据的振幅数据。

    详细地说，假定来自NCO的输出信号的采样频率为Fs，输出信号的所需频率设定间隔的上限为FD以及K和L为任意整数，相位累加器1包括相位寄存器1a，用于存储和输出相位数据，以及相位累加器1b，用于通过将M的最近整数视为模数的模操作，将来自相位寄存器1a的输出相位差数据和相位数据彼此相加或相减，其中M＝Fs/FD×K/L。因此，相位累加器1适合于将相位差数据累积为NCO的输入信号以便生成相位数据。

    ROM2具有通过j位布线，连接到相位累加器1的输出端的地址端，其中j＝log2M(其中，j四舍五入到最近的整数)，并存储相位/振幅转变表，其包括M个振幅数据。因此，ROM2适合于将对应于从相位累加器1输入的相位数据的振幅数据通过其数据端输出到地址端作为NCO的输出信号。

    因此，本发明的NCO提供设置成dF步长的频率设定间隔的输出信号，其中dF＝FD/K×L。

    例如，假定来自NCO的输出信号的采样频率Fs为153.6MHz，输出信号的所需频率设定间隔的上限FD为200KHz以及K和L为1s，相位计算器1b通过将M＝“768”视为模数的模操作，使输入相位差数据和来自相位寄存器1a的相位数据彼此相加或相减，其中M＝Fs/FD×K/L＝153.6[MHz]/200[KHz]＝768。

    同样，ROM2的地址端通过j位布线，连接到相位累加器1的输出端，其中j＝log2M＝log27689.58＝10(其中，j四舍五入到最近的整数)，即，10位布线。

    因此，ROM2的字长以及相位计算器1b的相位字长变为相等，导致不需要重新量化来自相位计算器1b的地址字长(ROM2的字长)。因此，可以实现没有来自重新量化的误差ep并在输出信号的采样频率Fs为153.6MHz以及频率设定间隔dF为FD/K×L＝200KHz的情况下，提供仅基于基于模数“768”的模操作所需的768字的低容量振幅数据的输出信号的低假信号NCO。

    另外，具有上述结构的NCO能具有对应于各个通信系统(例如，W-CDMA移动电话系统，IS-95移动电话系统和IEEE802.11无线LAN系统)的设定值，包括上述示例性值，如下表1所示。

    【表1】    No.  FD[KHz]  Fs[MHz]  dF[KHz]  K  L    M    W-CDMA    1    200    61.44    40    5    1    1536    2    200    61.44    80    5    2    768    3    200    92.16    40    5    1    2304    4    200    122.88    40    5    1    3072    5    200    153.6    200    1    1    768    6    200    153.6    1600    1    8    96    7    200    184.32    200    5    1    4608    IS-95 Band Class 0    8    30  98.304    6    5    1    16384    9    30  98.304    12    5    2    8192    IEEE 802.11a    10    20000    100    20000    1    1    5    11    20000    200    20000    1    1    10

    作为上表1的一个例子，假定来自NCO的输出信号的采样频率Fs为61.44MHz，输出信号的所需频率设定间隙的上限FD为200KHz，K为5和L为1，仅基于通过相位计算器1b，将M＝“1536”字作为模数的模操作所需的低容量振幅数据1536字，提供输出信号，其中M＝Fs/FD×K/L＝61.44[MHz]/200[KHz]×5＝1536。即，在假定输出信号的采样频率Fs为61.44MHz以及频率设定间隔dF为FD/K×L＝200[KHz]/5＝40[KHz]的条件下，可以实现提供仅基于低容量振幅数据的输出信号的低假信号NCO。

    图2是表示在上述条件下，执行将2j作为模数(参数用相位/振幅转换表中的相位字长j和振幅数据的数量表示)的模操作的传统的NCO和第一实施例的NCO(参数仅用相位/振幅转换表中的振幅数据的数量表示)间的假信号特性的模拟结果的比较的图，其中横坐标轴表示假信号，以及存储在ROM2中的相位/振幅转换表中的振幅数据的数量表示参数。

    如图2所示，在本发明的NCO使ROM2的字长更短以便使用例如384字、192字或96字的振幅数据的情况下，其假信号特性严重地恶化。然而，在上述条件下，只要NCO通过将M的最近整数作为模数的模操作，使输入相位差数据和来自相位寄存器1的相位数据彼此相加或相减生成相位数据，其中M＝Fs/FD×K/L，即，M＝768，其能获得与将220作为模数执行模操作以及需要约1M字的振幅数据的传统NCO的相同的假信号特性。

    (实施例2)

    接着，将参考附图，给出第一实施例的NCO的应用的例子的描述。

    图3是表示使用第一实施例的NCO的数字下变频器11的实施例的结构的框图。如该图所示，数字下变频器11包括用于频率变换中心频率Fif1的输入信号以获得中心频率Fif2＝0[Hz]的复数信号(零IF信号)的变频器12。变频器12包括使用第一实施例的NCO的本机振荡器12a，用于生成频率Fc的复数本机信号(包含实数部分“C(t)＝cos(2πxFcxt)”和虚数部分“-S(t)＝-sin(2πxFcxt)”，其相位提前于实数部分的相位90度)，以及乘法器12b和12c，用于分别将输入信号乘以由本机振荡器12a生成的复数本机信号的实数和虚数部分。

    抽取器13从变频器12抽取复数信号。为此，抽取器13包括实数和虚数抽取器13a和13b，每个用于将复数信号的实际和虚拟部分的相应的一个的采样频率Fs1乘以1/N以便将其变换成采样频率Fs2＝Fs1/N。衰减滤波器(roll-off filter)14将由抽取器13抽取的复数信号频带限制到目标信号频带以便输出最终复数信号(I，Q)。为此，衰减滤波器14包括实数滤波器14a和虚数滤波器(imaginary filter)14b。

    例如，假定输出信号的所需频率设定间隔FD被变频器12的频率设定间隔dF等分，用下述方式操作数字下变频器11。在这种情况下，如果K和L为任意整数，变频器12将使用第一实施例的本机振荡器12a的相位差数据φ设置为φ＝Fc/dF＝Fc/FD×K/L的值。那么，变频器12使用从本机振荡器12a输出的、并设置为dF步长的频率设定间隔的频率Fc的复数本机信号，将中心频率Fif1的输入信号精确地变换成中心频率Fif2的复数信号，其中dF＝FD/K×L。在这里，本机振荡器12a通过将M的最近整数视为模数的模操作，累积相位差数据，输出频率Fc的复数本机信号，其中M＝Fs1/FD×K/L。

    详细地说，假定输入信号的采样频率Fs1为153.6MHz，输入信号的所需频率设定间隔FD为200KHz，输入信号的中心频率Fif1为36.4MHz以及K＝L＝1，变频器12将使用第一实施例的NCO的本机振荡器12a的相位差数据φ设定成φ＝Fc/dF＝Fc/FD×K/L＝36.4[MHz]/200[KHz]＝182。然后，变频器12使用从本机振荡器12a输出的、并设置成dF步长的的频率设定间隔的频率Fc＝36.4[MHz]的复数本机信号，精确地将中心频率Fif1的输入信号变换成中心频率Fif2＝0[Hz]的复数信号(0IF信号)，其中dF＝FD/K×L＝200[KHz]，在这里，本机振荡器12a通过将M＝768视为模数的模操作，累积相位差数据，输出频率Fc的复数本机信号，其中M＝Fs1/FD×K/L＝153.6[MHz]/200[KHz]＝768。

    (实施例3)

    第一实施例的NCO也可以用在数字上变频器中，如图4所示。

    图4是表示使用第一实施例的NCO的数字上变频器的实施例的结构的框图。如该图所示，数字上变频器包括衰减滤波器21，用于将中心频率Fif1＝0[Hz]的输入复数信号(包含基带信号部分I和Q)频带限制到目标信号频带。衰减滤波器21包括实数滤波器21a和虚数滤波器21b。内插器22内插由衰减滤波器21频带限制的复数信号。为此，内插器22包括分别用于将复数信号的实数和虚数部分的相应一个的采样频率Fs1乘以N以便将其转换成采样频率Fs2＝Fs1×N的实数和虚数内插器22a和22b。

    变频器23变频来自内插器22的输出信号以便输出目标中心频率Fif2的实数信号。为此，变频器23包括使用第一实施例的NCO的本机振荡器23a，用于生成频率Fc的复数本机信号(包含实数部分“C(t)＝cos(2πxFcxt)”和虚数部分“S(t)＝sin(2πxFcxt)”，其相位从实数部分的相位延迟90度)，乘法器23b和23c，用于分别将来自内插器22的输出信号的实数和和虚拟部分乘以由本机振荡器23a生成的复数本机信号的实数和虚数部分，以及减法器23d，用于使来自乘法器23b和23c的输出信号彼此相减。

    例如，假定输出信号的所需频率设定间隔FD被变频器23的频率设定间隔dF等分，用下述的方式操作数字上变频器。在这种情况下，如果K和L是任意整数，变频器23将使用第一实施例的NCO的本机振荡器23a的相位差数据φ设置为φ＝Fc/dF＝Fc/FD×K/L。然后，变频器23使用从本机振荡器23a输出的并设置成dF步长的频率设定间隔的频率Fc的复数本机信号，将中心频率Fif1的基带信号转换成目标中心频率Fif2的复数信号，其中dF＝FD/K×L。在这里，本机振荡器23a通过将M的最近整数视为模数的模操作，累积相位差数据，输出频率Fc的复数本机信号，其中M＝Fs2/FD×K/L。

    详细地说，假定输出信号的采样频率Fs2为153.6MHz，输出信号的所需频率设定间隔FD为200KHz，输出信号的中心频率Fif2为72.8MHz以及K＝L＝1，变频器23将使用第一实施例的NCO的本机振荡器23a的相位差数据φ设置成toφ＝Fc/dF＝Fc/FD×K/L＝72.8[MHz]/200[KHz]＝364。然后，变频器23使用从本机振荡器23a输出的、并设置成dF步长的的频率设定间隔的频率Fc＝72.8[MHz]的复数本机信号，精确地将中心频率Fif1＝0[Hz]的基带信号变换成中心频率Fif2的复数信号，其中dF＝FD/K×L＝200[KHz]，在这里，本机振荡器23a通过将M＝768视为模数的模操作，累积相位差数据，输出频率Fc的复数本机信号，其中M＝Fs2/FD×K/L＝153.6[MHz]/200[KHz]＝768。

    (实施例4)

    接着，将给出使用第一实施例的NCO的数字下变频器的另外的实施例的结构的描述，其包括分别包括NCO作为本机振荡器的第一和第二变频器，以及用来通过两次变频，将输入信号转换和输出为具有低于输入信号的频率的信号。

    图5是表示使用第一实施例的数字控制振荡器的数字下变频器的另外的实施例结构的框图。如该图所示，数字下变频器包括用于变频中心频率Fif1的输入信号以便获得中心频率Fif2的复数信号的变频器31。变频器31包括使用第一实施例的NCO的本机振荡器31a，用于生成频率Fc1的复数本机信号(包含实数部分“C1(t)＝cos(2πxFc1xt)”以及虚数部分“-S1(t)＝-sin(2πxFc1xt)”，其相位比实数部分的相位提前90度)，以及乘法器31b和31c，用于分别将输入信号乘以由本机振荡器31a生成的复数本机信号的实数和虚数部分。

    抽取器32从变频器31抽取复数信号。为此，抽取器32包括分别用于将复数信号的实数和虚拟部分的相应一个的采样频率Fs1乘以1/N以便将其转换成采样频率Fs2＝Fs1/N的实数和虚数抽取器32a和32b。变频器33变频由抽取器32抽取的复数信号以便获得中心频率Fif3的复数信号。为此，变频器33包括使用第一实施例的NCO的本机振荡器33a，用于生成频率Fc2的复数本机信号(包含实数部分“C2(t)＝cos(2πxFc2xt)”和虚数部分“-S2(t)＝-sin(2πxFc2xt)”，其相位比实数部分的相位提前90度)，以及乘法器33b、33c、33d、33e、减法器33f以及加法器33g，用于分别相对于由抽取器32抽取的复数信号以及由本机振荡器33a生成的复数本机信号，执行乘法、减法和加法操作。

    衰减滤波器34将来自变频器33的复数信号频带限制到目标信号频带，以便输出中心频率Fif3的合成复数信号(I，Q)。为此，衰减滤波器34包括实数滤波器34a和34b。

    例如  假定输入信号的采样频率为Fs1，以及输入信号的所需频率设定间隔FD高于变频器31的频率设定间隔FD1，以及不可被其除尽，用下述方法操作数字下变频器。在这种情况下，如果K1，K2和L1是任意整数，变频器31将使用第一实施例的NCO的本机振荡器31a的相位差数据φ1设置成值φ1＝Fc1/FD1＝Fc1/FD×K1/L1。然后，变频器31使用从本机振荡器31a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复数本机信号，将中心频率Fif1的输入信号变换成中心频率Fif2的复数信号，其中FD1＝FD/K1×L1。在这里，本机振荡器31a通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fc1的复数本机信号，其中M1＝Fs1/FD×K1/L1。

    同时，变频器33将使用第一实施例的NCO的本机振荡器33a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/(FD mod FD1)×K2。然后，变频器33使用从本机振荡器33a输出的、并设置成FD2步长的频率设定间隔的频率Fc2的复数本机信号，将中心频率Fif2的复数信号转换成中心频率Fif3的复数信号，其中FD2＝(FD mod FD1)/K2。在这里，本机振荡器33a通过将M2的最近整数视为模数的模操作，累积相位差数据，输出频率Fc2的复数本机信号，其中M2＝Fs2/(FD modFD1)×K2。

    详细地说，假定输入信号的采样频率Fs1为98.304MHz，输入信号的所需频率设定间隔FD为30KHz，输入信号的中心频率Fif1为13.742MHz，K1＝15以及L1＝8，变频器31将使用第一实施例的NCO的本机振荡器31a的的相位差数据φ1设置成toφ1＝Fc1/FD1＝Fc1/FD×K1/L1＝13.728[MHz]/30[KHz]×15/8＝858。然后，变频器31使用从本机振荡器31a输出的并设置成FD1步长的频率设定间隔的频率Fc1＝13.728[MHz]的复数本机信号，精确地将中心频率Fif1的输入信号转换成中心频率Fif2＝14[Hz]的复数信号，其中FD1＝FD/K1×L1＝30[KHz]/15×8＝16[KHz]。在这里，本机振荡器31a通过将M1＝6144视为模数的模操作，累积相位差数据，输出频率Fc1的复数本机信号，其中M1＝Fs1/FD×K1/L1＝98.304[MHz]/30[KHz]×15/8＝6144。

    同时，假定抽取器32的抽取速率N为10以及K2＝7，变频器33将使用第一实施例的NCO的本机振荡器33a的相位差数据φ2设置成φ2＝Fc2/FD2＝Fc2/(FD mod FD1)×K2＝14[KHz]/(30[KHz]mod16[KHz])×7＝7。然后，变频器33使用从本机振荡器33a输出的、并设置成FD2步长的频率设定间隔，将中心频率Fif2的复数信号精确地转换成中心频率Fif3＝0[Hz]的复数信号(OIF信号)，其中FD2＝(FDmod FD1)/K2＝(30[KHz]mod 16[KHz])/7＝2[KHz]。在这里，本机振荡器33a通过将M2的最近整数4915视为模数的模操作，累积相位差数据，输出频率Fc2的复数本机信号，其中M2＝Fs2/(FD mod FD1)×K2＝9.8304[MHz]/(30[KHz]mod 16[KHz])×7。

    另一方面，例如，假定输入信号的所需频率设定间隔FD低于变频器31的频率设定间隔FD1以及FD1不能被FD除尽，变频器31将使用第一实施例的NCO的本机振荡器31a的相位差数据φ1设置成φ1＝Fc1/FD1＝Fc1/FD×K1/L1。然后，变频器31使用从本机振荡器31a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复数本机信号，将中心频率Fif1的输入信号变换成中心频率Fif2的复数信号，其中FD1＝FD/K1×L1。在这里，本机振荡器31a通过将最近整数M1视为模数的模操作，累积相位差数据，输出频率Fc1的复数本机信号，其中M1＝Fs1/FD×K1/L1。

    同时，变频器33将使用第一实施例的NCO的本机振荡器33a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/(FD1 mod FD)×K2。然后，变频器33使用从本机振荡器33a输出的并设置成FD2步长的频率设定间隔，将中心频率Fif2的复数信号变换成中心频率Fif3的复数信号，其中FD2＝(FD1 mod FD)/K2。在这里，本机振荡器33a通过将最近整数M2视为模数的模操作，累积相位差数据来输出频率Fc2的复数本机信号，其中M2＝Fs2/(FD1 mod FD)×K2。

    另一方面，例如，假定输入信号的所需频率设定间隔FD为高于或等于变频器31的频率设定间隔FD1并被其等分，或FD低于FD1以及FD1被FD等分，变频器31将使用第一实施例的NCO的本机振荡器31a的的相位差数据φ1设置成φ1＝Fc1/FD1＝Fc1/FD×K1/L1。然后，变频器31使用从本机振荡器31a输出的并设置成FD1步长的频率设定间隔，将中心频率Fif1的输入信号变换成中心频率Fif2的复数信号，其中FD1＝FD/K1×L1。在这里，本机振荡器31a通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fc1的复数本机信号，其中M1＝Fs1/FD×K1/L1。

    同时，变频器将使用第一实施例的NCO的本机振荡器33a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/FD×K2。然后，变频器33使用从本机振荡器33a输出的并设置成FD2步长的频率设定间隔的Fc2的复数本机信号，将中心频率Fif2的复数信号变换成中心频率Fif3的复数信号，其中FD2＝FD/K2。在这里，本机振荡器33a通过将M2的最近整数视为模数的模操作，累积相位差数据来输出频率Fc2的复数本机信号，其中M2＝Fs2/FD×K2。

    另一方面，在变频器31的频率设定间隔FD1的倍数等于输入信号的频率设定间隔FD的倍数的情况下，具有上述结构的数字下变频器仅通过变频器31，能将以频率设定间隔FD输入其中的输入信号的频率变换成在可容许频率偏差的范围内的所需频率。在这种情况下，可以停止通过变频器33的频率变换。

    另外，具有上述结构的数字下变频器能具有各个参数的设定值，包括上述示例性值，如下表2至5所示。表2和3表示W-CDMA系统中的各个参数的设定值的例子，表4表示IS-95频带(类0)系统的各个参数的设定值的例子，以及表5表示在IEEE802.11a系统中的各个参数的设定值的例子。

    应当注意到，在这些表中，能通过图3的下变频器结构实现不具有变频器33有关的参数的设定值的描述的实例，以及那些参数能两次被读取为下述参数。

    【表2】No.    Fifa    [MHz]     Fif1    [MHz]    FD    [KHz]  FD1  [KHz]    Fs1    [MHz]     Fc1    [MHz]    K1    L1 M1 Δ1  1    190.00    5.680    200.0    40.0    61.440    5.680    5    1 1536    142  2    190.00    5.680    200.0    40.0    92.160    5.680    5    1 2304    142  3    190.00   -55.760    200.0    40.0    122.880   -55.760    5    1 3072   -1394  4    189.60    36.000    200.0    200.0    153.600    36.000    1    1 768    180  5    189.80    36.200    200.0    200.0    153.600    36.200    1    1 768    181  6    190.00    36.400    200.0    200.0    153.600    36.400    1    1 768    182  7    190.15    36.550    200.0    200.0    153.600    36.400    1    1 768    182  8    190.20    36.600    200.0    200.0    153.600    36.600    1    1 768    183  9    190.35    36.750    200.0    200.0    153.600    36.600    1    1 768    183  10    190.40    36.800    200.0    200.0    153.600    36.800    1    1 768    184  11    189.80    36.200    200.0    1600.0    153.600    35.200    1    8 96    22  12    190.00    36.400    200.0    1600.0    153.600    35.200    1    8 96    22  13    190.20    36.600    200.0    1600.0    153.600    35.200    1    8 96    22  14    190.00    5.680    200.0    40.0    184.320    5.680    5    1 4608    142

    【表3】   No.    Fif2    [KHz]    Fs2   [MHz]  FD2  [KHz]    Fc2   [KHz]  K2  M2  Δ2    1    -    -    -    -  -  -    -    2    -    -    -    -  -  -    -    3    -    -    -    -  -  -    -    4    -    -    -    -  -  -    -    5    -    -    -    -  -  -    -    6    -    -    -    -  -  -    -    7    150.0    30.72    50.000    150.10  4  614    3    8    -    -    -    -  -  -    -    9    150.0    30.72    50.000    150.10  4  614    3    10    -    -    -    -  -  -    -    11    1000.0    30.72    40.000    1000.00  5  768    25    12    1200.0    30.72    40.000    1200.00  5  768    30    13    1400.0    30.72    40.000    1400.00  5  768    35    14    -    -    -    -  -  -    -

    【表4】 No.Fifa[MHz] Fif1 [MHz]  FD  [KHz]   FD1   [KHz]    Fs1    [MHz]    Fc1    [MHz]K1 L1  M1  Δ1    1 210.35 13.742    30.0    16.0    98.304    13.728    15    8    6144    858    2 210.38 13.772    30.0    16.0    98.304    13.760    15    8    6144    860    3 210.41 13.802    30.0    16.0    98.304    13.792    15    8    6144    862    4 210.35 53.064    30.0    11.3    157.286    53.055    8    3    13981    4716    5 210.38 53.094    30.0    11.3    157.286    53.089    8    3    13981    4719    6  210.41 53.124    30.0    11.3    157.286    53.123    8    3    13981    4722    No.  Fif2  [KHz]  Fs2  [MHz]  FD2  [KHz]  Fc2  [KHz]    K2    M2  Δ2    1    14.00  9.8304  2.000  14.00    7    4915    7    2    12.00  9.8304  2.000  12.00    7    4915    6    3    10.00  9.8304  2.000  10.00    7    4915    5    4    8.60  9.8304  1.250  8.75    6    7864    7    5    4.90  9.8304  1.250  5.00    6    7864    4    6    1.10  9.8304  1.250  1.25    6    7864    1

    【表5】 No. Fifa [MHz]Fif1[MHz]  FD  [KHz]  FD1  [KHz]  Fs1  [MHz]  Fc1  [MHz]  K1  L1  M1  Δ1  1 180.00-20.000  100.0  100.0  100.000  -20.000  1  1  1000  -200  2 179.80-20.200  200.0  400.0  200.000  -20.400  1  2  500  -51  3 180.00-20.000  200.0  400.0  200.000  -20.000  1  2  500  -50  4 180.20-19.800  200.0  400.0  200.000  -20.000  1  2  500  -50  No.  Fif2  [KHz]    Fs2  [MHz]  FD2  [KHz]  Fc2[KHz]    K2  M2  Δ2  1    -    - - -    -  -    -  2    200.0    20 200.000 200.00    1  100    1  3    -    - - -    -  -    -  4    200.0    20 200.000 200.00    1  100    1

    在本发明的下变频器中，在可以低于或等于输入信号的所需频率设定间隔FD的步长设定变频器31的频率设定间隔的情况下，仅通过改变变频器31的NCO的频率数据的设定值(相位差数据)，能输入每个频率。因此，通过将需要数据的设定值的传统下变频器不完全地两个变频器进行比较，能降低控制数字下变频器的控制器的数据设定时间，以及能用更简单的方式计算NCO的频率数据。

    详细地说，例如，在假设较低IF限度为180MHz，以低IF限度和高IF限度间的200KHz步长设置频率的情况下，上限IF为200MHz以及采样频率Fs1＝153.6MHz，输入信号的频率设定间隔dF为200KHz的数字下频器能通过将相位差数据φ递增“1”，将相位差数据φ设置为132，用于下限IF，以及设置成232，用于上限IF，只要按200KHz增加IF。

    (实施例5)

    第一实施例的NCO可以用在图6所示的数字下变频器中。在输出信号的中心频率Fif3不能被输出信号的所需频率设定间隔FD除尽的情况下，数字上变频器包括第一变频器，以及包括NCO作为本机振荡器的第二变频器，以及用来执行二次频率变换以便将输入信号转换成具有高于输入信号的频率的信号以及将所转换的信号输出为以采样频率Fs采样的信号。

    图6是表示使用第一实施例的NCO的数字上变频器的另外的实施例的结构的框图。如该图所示，数字上变频器包括衰减滤波器41，用于将中心频率Fif1＝0[Hz]的输入复数信号(包含基带信号部分I和Q)频率限制到目标信号频带。衰减滤波器41包括实数滤波器41a和虚数滤波器41b。

    变频器42变频来自衰减滤波器41的输出信号以获得中心频率Fif2的复数信号。为此，变频器42包括使用第一实施例的NCO的本机振荡器42a，用于生成频率Fc1的复数本机信号(包含实数部分“C1(t)＝cos(2πxFc1xt)”和虚数部分“S1(t)＝sin(2πxFc1xt)”，其相位延迟于实数部分的相位90度)，以及乘法器42b、42c、42d和42e、减法器42f以及加法器42g，用于分别相对于来自衰减滤波器41的输出信号和由本机振荡器42a生成的复数本机信号，执行乘法、减法和加法操作。

    内插器43内插来自变频器42的复数信。为此，内插器43包括分别用于将复数信号的实数和虚数部分的相应一个的采样频率Fs1乘以N以便将其转换成采样频率Fs2＝Fs1×N的实数和虚数内插器43a和43b。变频器44变频来自内插器43的输出信号以便输出目标中心频率Fif3的实数信号。为此，变频器44包括使用第一实施例的NCO的本机振荡器44a，用于生成频率Fc2的复数本机信号(包含实数部分“C2(t)＝cos(2πxFc2xt)”和虚数部分“S2(t)＝sin(2πxFc2xt)”，其相位从实数部分的相位延迟90度)，乘法器44b和44c，用于分别将来自内插器43的输出信号的实数和和虚拟部分乘以由本机振荡器44a生成的复数本机信号的实数和虚数部分，以及减法器44d，用于使来自乘法器44b和44c的输出信号彼此相减。

    例如，假定输出信号的所需频率设定间隔FD高于变频器44的频率设定间隔FD2并被其除尽，用下述的方式操作数字上变频器。在这种情况下，如果K1，K2和L1是任意整数，变频器42将使用第一实施例的NCO的本机振荡器42a的相位差数据φ1设置成值φ1＝Fc1/FD1＝Fc1/(FD mod FD2)×K1。然后，变频器42使用从本机振荡器42a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复数本机信号，将中心频率Fif1的基带信号变换成中心频率Fif2的复数信号，其中FD1＝(FD mod FD2)/K1。在这里，本机振荡器42a通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fc1的复数本机信号，其中M1＝Fs2/(FD mod FD2)×K1。

    同时，变频器44将使用第一实施例的NCO的本机振荡器44a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/FD×K2/L2。然后，变频器44使用从本机振荡器44a输出的、并设置成FD2步长的频率设定间隔的频率Fc2的复数本机信号，将中心频率Fif2的复数信号转换成中心频率Fif3的复数信号，其中FD2＝FD/K2×L2。在这里，本机振荡器44a通过将M2的最近整数视为模数的模操作，累积相位差数据，输出频率Fc2的复数本机信号，其中M2＝Fs2/FD×K2/L2。

    另一方面，例如，假定输入信号的所需频率设定间隔FD低于变频器44的频率设定间隔FD2以及FD2不能被FD除尽，变频器42将使用第一实施例的NCO的本机振荡器42a的的相位差数据φ1设置成φ1＝Fc1/FD1＝Fc1/(FD2 mod FD)×K1。然后，变频器42使用从本机振荡器42a输出的并设置成FD1步长的频率设定间隔，将中心频率Fif1的基带信号变换成中心频率Fif2的复数信号，其中FD1＝(FD2 modFD)/K1。在这里，本机振荡器42a通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fc1的复数本机信号，其中M1＝Fs2/(FD2 mod FD)×K1。

    同时，变频器44将使用第一实施例的NCO的本机振荡器44a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/FD×K2/L2。然后，变频器44使用从本机振荡器44a输出的并设置成FD2步长的频率设定间隔的Fc2的复数本机信号，将中心频率Fif2的复数信号变换成中心频率Fif3的复数信号，其中FD2＝FD/K2×L2。在这里，本机振荡器44a通过将M2的最近整数视为模数的模操作，累积相位差数据来输出频率Fc2的复数本机信号，其中M2＝Fs2/FD×K2/L2。

    另一方面，假定输出信号的所需频率设定间隔FD为高于或等于变频器44的频率设定间隔FD2并被其等分，或FD低于FD2以及FD2被FD等分，以下述方式操作下变频器。在这种情况下，变频器42将使用第一实施例的NCO的本机振荡器42a的相位差数据φ1设置成φ1＝Fc1/FD1＝Fc1/FD×K1。然后，变频器42使用从本机振荡器42a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复数本机信号，将中心频率Fif1的基带信号变换成中心频率Fif2的复数信号，其中FD1＝FD/K1。在这里，本机振荡器42a通过将最近整数M1视为模数的模操作，累积相位差数据，输出频率Fc1的复数本机信号，其中M1＝Fs2/FD×K1。

    同时，变频器44将使用第一实施例的NCO的本机振荡器44a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/FD×K2/L2。然后，变频器44使用从本机振荡器44a输出的并设置成FD2步长的频率设定间隔，将中心频率Fif2的复数信号变换成中心频率Fif3的复数信号，其中FD2＝FD/K2×L2。在这里，本机振荡器44a通过将最近整数M2视为模数的模操作，累积相位差数据来输出频率Fc2的复数本机信号，其中M2＝Fs2/FD×K2/L2。

    另一方面，在变频器44的频率设定间隔FD2的倍数等于输出信号的频率设定间隔FD的倍数的情况下，具有上述结构的数字上变频器仅通过变频器44，能将其输出信号的频率设定间隔设置成FD。在这种情况下，可以停止通过变频器42的频率变换。

    在本发明的数字上变频器中，在可以低于或等于输出信号的所需频率设定间隔FD的步长设定变频器44的频率设定间隔FD2的情况下，仅通过改变变频器44的NCO的频率数据的设定值(相位差数据)，能输入每个频率。因此，通过将需要数据的设定值的传统上变频器不完全地两个变频器进行比较，能降低控制数字上变频器的控制器的数据设定时间，以及能用更简单的方式计算NCO的频率数据。

    (实施例6)

    接着，将给出使用第一实施例的NCO的接收机的描述。

    图7是表示使用第一实施例的NCO的接收机的实施例的结构的框图。如该图所示，接收机由包括第一实施例的NCO51a的本机振荡器51、用于数字/模拟转换来自NCO51a的输出信号的模数数字转换器(DAC)51b以及用于从DAC51b接收输出信号作为参考信号的PLL电路51c组成。接收机进一步包括用于在从本机振荡器51输出的频率Fcp的模拟本机信号(实数信号“C(t)＝cos(2πxFcpxt)”的基础上，将所接收的中心频率Frf的信号(实数信号)变频为中心频率Fifa的模拟中频(IF)信号的混频器。

    假定PLL电路51c的倍增系数为P以及NCO51a的输出频率为Fc1，本机振荡器51输出频率Fcp＝Frf-Fifa＝Fc1×P的模拟本机信号。同时，模拟本机信号的频率设定步长FDP为NCO51a的频率设定步长FD乘以P。

    带通滤波器53具有对应于模拟IF信号的频带的通频带特性并用来从混频器52抽取模拟IF信号以及将其输出到模拟数字变换器(ADC)54。

    ADC54量化来自带通滤波器53的模拟IF信号以及生成中心频率Fif2的“所采样的子尼奎斯特”数字IF信号。

    图3的数字下变频器11用来将来自ADC54的输出信号变换成解调器55所需的频率的复数信号(I，Q)以及将所变换的复数信号输出到解调器55。

    解调器55解调来自数字下变频器11的输出信号以便从其抽取所接收的数据。

    例如，假定所接收的信号的所需频率设定间隔FD高于混频顺52的频率设定间隔FDP并且不能被其除尽，用下述方式操作接收机。在这种情况下，如果K1，K2和L1是任意整数，混频器52将以采样频率Fs操作的第一实施例的NCO51a的相位差数据φ1设置成值φ1＝Fc1/FD1＝Fc1/FD×K1/L1。然后，混频器52使用从本机振荡器51输出的并设置成FDP步长的频率设定间隔的频率Fcp的模拟本机信号，将所接收的中心频率Frf信号变换成中心频率Fifa的模拟IF信号，其中FDP＝FD/K1×L1。在这里，本机振荡器51通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fcp的模拟本机信号，其中M1＝Fs/FD×K1/L1×P。    

    同时，变频器12将使用第一实施例的NCO的本机振荡器12a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/(FD mod FDP)×K2。然后，变频器12使用从本机振荡器12a输出的、并设置成FD2步长的频率设定间隔的频率Fc2的复数本机信号，将通过ADC54，由中心频率Fif2的中心频率Fifa的模拟IF信号的“子尼奎斯特采样”生成的和采样频率Fs1的数字IF信号转换成解调器55所需的频率的复数信号，其中FD2＝(FD mod FDP)/K2。在这里，本机振荡器12a通过将M2的最近整数视为模数的模操作，累积相位差数据，输出频率Fc2的复数本机信号，其中M2＝Fs1/(FD mod FDP)×K2。

    另一方面，例如，假定所接收的信号的所需频率设定间隔FD低于混频器52的频率设定间隔FDP以及FDP不能被FD除尽，混频器52将使用以采样频率Fs操作的第一实施例的NCO51a的相位差数据φ1设置成φ1＝Fc1/FD1＝Fc1/FD×K1/L1。然后，混频器52使用从本机振荡器51输出的并设置成FDP步长的频率设定间隔的频率Fcp的模拟本机信号，将所接收的中心频率Frf信号变换成中心频率Fifa的模拟IF信号，其中FDP＝FD/K1×L1。在这里，本机振荡器51通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fc的模拟本机信号，其中M1＝Fs/FD×K1/L1×P。

    同时，变频器124将使用第一实施例的NCO的本机振荡器12a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/(FDP mod FD)×K2。然后，变频器12使用从本机振荡器12a输出的并设置成FD2步长的频率设定间隔的Fc2的复数本机信号，将中心频率Fif2和由ADC54的中心频率Fifa的“子尼奎斯特采样”模拟IF信号生成的采集频率Fs1的数字IF信号变换成解调器55所需的频率的复数信号，其中FD2＝(FDP mod FD)/K2。在这里，本机振荡器12a通过将M2的最近整数视为模数的模操作，累积相位差数据来输出频率Fc2的模拟本机信号，其中M2＝Fs1/(FDP mod FD)×K2。

    另一方面，假定所接收的信号的所需频率设定间隔FD为高于或等于混频器52的频率设定间隔FDP并被其等分，或FD低于FDP以及FDP被FD等分，混频器52将以采样频率Fs操作的第一实施例的NCO51a的相位差数据φ1设置成φ1＝Fc1/FD1＝Fc1/FD×K1/L1。然后，混频器52使用从本机振荡器51输出的并设置成FDP步长的频率设定间隔的频率Fcp的模拟本机信号，将所接收的中心频率Frf信号变换成中心频率Fifa的模拟IF信号，其中FDP＝FD/K1×L1。在这里，本机振荡器51通过将最近整数M1视为模数的模操作，累积相位差数据，输出频率Fcp的模拟本机信号，其中M1＝Fs/FD×K1/L1×P。

    同时，变频器12将使用第一实施例的NCO的本机振荡器12a的相位差数据φ2设置成值φ2＝Fc2/FD2＝Fc2/FD×K2。然后，变频器12使用从本机振荡器12a输出的并设置成FD2步长的频率设定间隔的Fc2的复数本机信号，将中心频率Fif2和由ADC54的中心频率Fifa的“子尼奎斯特采样”模拟IF信号生成的采集频率Fs1的数字IF信号变换成解调器55所需的频率的复数信号，其中FD2＝FD/K2。在这里，本机振荡器12a通过将最近整数M2视为模数的模操作，累积相位差数据来输出频率Fc2的模拟本机信号，其中M2＝Fs1/FD×K2。

    另一方面，在混频器52的频率设定间隔FDP的倍数等于所接收的信号的频率设定间隔FD的倍数的情况下，具有上述结构的接收机仅通过混频器44，能将以频率设定间隔FD输入到此的所接收信号的频率转换成由解调器55所需的。在这种情况下，可以停止通过变频器12的频率变换。

    另外，具有上述结构的接收机能具有如下表6-9所示的各个参数的设定值。表6和7表示在W-CDMA系统中的各个参数的设定值的例子，表8表示IS-95频带(类0)系统的各个参数的设定值的例子，以及表9表示在IEEE802.11a系统中的各个参数的设定值的例子。

    表6 No.  Frf[MHz]    Fcp  [MHz]  P  FD  [KHz]  FDP  [KHz]    Fs  [MHz]  FD1  [KHz]    Fc1  [MHz]K1 L1  1  2257.50  2068.00  200  200.0  4000.0  61.440  20.0  10.340  1  20  2  2257.50  2068.00  100  200.0  4000.0  92.160  40.0  20.680  1  20  3  2257.50  2068.00  100  200.0  4000.0  122.880  40.0  20.680  1  20  4  2247.50  2060.00  100  200.0  5000.0  153.600  50.0  20.600  1  25  5  2252.50  2065.00  100  200.0  5000.0  153.600  50.0  20.650  1  25  6  2257.50  2070.00  100  200.0  5000.0  153.600  50.0  20.700  1  25  7  2257.52  2070.00  100  200.0  5000.0  153.600  50.0  20.700  1  25  8  2262.50  2075.00  100  200.0  5000.0  153.600  50.0  20.750  1  25  9  2262.54  2075.00  100  200.0  5000.0  153.600  50.0  20.750  1  25  10  2267.50  2080.00  100  200.0  5000.0  153.600  50.0  20.800  1  25  11  2257.50  2066.40  128  200.0  2400.0  153.600  18.8  16.144  1  12  12  2257.50  2066.40  128  200.0  2400.0  153.600  18.8  16.144  1  12  13  2257.50  2066.40  128  200.0  2400.0  153.600  18.8  16.144  1  12  14  2257.50  2070.00  50  200.0  5000.0  150.000  100.0  41.400  1  25

    【表7】 No.  M1Δ1  Fifa  [MHz]  Fif2 [MHz]  Fs1  [MHz]   FD2  [KHz]  Fc2  [MHz]K2  M2Δ2    1  3072  517  189.50  35.90  153.6  100.000  35.90  2  1536  359    2  2304  517  189.50  35.90  153.6  100.000  35.90  2  1536  359    3  3072  517  189.50  35.90  153.6  100.000  35.90  2  1536  359    4  3072  412  187.50  33.90  153.6  100.000  33.90  2  1536  339    5  3072  413  187.50  33.90  153.6  100.000  33.90  2  1536  339    6  3072  414  187.50  33.90  153.6  100.000  33.90  2  1536  339    7  3072  414  187.52  33.92  153.6  20.000  33.92  10  7680  1696    8  3072  415  187.50  33.90  153.6  100.000  33.90  2  1536  339    9  3072  415  187.54  33.94  153.6  20.000  33.94  10  7680  1697    10  3072  416  187.50  33.90  153.6  100.000  33.90  2  1536  339    11  8192  861  191.10  37.50  153.6  100.000  37.50  2  1536  375    12  8192  861  191.10  37.50  153.6  100.000  37.50  2  1536  375    13  8192  861  191.10  37.50  153.6  100.000  37.50  2  1536  375    14  1500  414  187.50  33.90  153.6  100.000  33.90  2  1536  339

    【表8】 No.  Frf  [MHz]    Fcp  [MHz]P FD  [KHz]  FDP  [KHz]    Fs  [MHz]  FD1  [KHz]    Fc1  [MHz] K1 L1    1  869.97  679.68  50  30.0  960.0  98.304    19.2  13.594  1  32    2  870.00  679.68  50  30.0  960.0  98.304    19.2  13.594  1  32    3  870.03  679.68  50  30.0  960.0  98.304    19.2  13.594  1  32    4  869.97  679.68  50  30.0  960.0  157.286    19.2  13.594  1  32    5  870.00  679.68  50  30.0  960.0  157.286    19.2  13.594  1  32    6  870.03  679.68  50  30.0  960.0  157.286    19.2  13.594  1  32   No.    M1 Δ1  Fifa  [MHz]  Fif2  [MHz]    Fs1    [MHz]    FD2    [KHz]  Fc2  [MHz]   K2  M2Δ2    1    5120    708    190.29    33.00    157.286    3.750  33.00    8  41943  8801    2    5120    708    190.32    33.03    157.286    3.750  33.03    8  41943  8809    3    5120    708    190.35    33.06    157.286    3.750  33.06    8  41943  8817    4    8192    708    190.29    33.00    157.286    3.750  33.00    8  41943  8801    5    8192    708    190.32    33.03    157.286    3.750  33.03    8  41943  8809    6    8192    708    190.35    33.06    157.286    3.750  33.06    8  41943  8817

    【表9】 No.    Frf  [MHz]    Fcp  [MHz]  P  FD  [KHz]  FDP  [KHz]    Fs  [MHz]  FD1  [KHz]    Fc1  [MHz] K1  L1  1  5200.00  5010.00  200  100.0  10000.0  100.0  50.0  25.050  1  100  2  5180.00  4990.00  128  200.0  10000.0  200.0  78.1  38.984  1  50  3  5200.00  5010.00  128  200.0  10000.0  200.0  78.1  39.141  1  50  4  5220.00  5030.00  128  200.0  10000.0  200.0  78.1  39.297  1  50  No.  M1  Δ1  Fifa  [MHz]  Fif2  [MHz]    Fs1  [MHz]  FD2  [KHz]  Fc2  [MHz]   K2     M2  Δ2    1  2000    501    190.00    -10.00    100  100.000  -10.00    1    1000    -100    2  2560    499    190.00    -10.00    200  200.000  -10.00    1    1000    -50    3  2560    501    190.00    -10.00    200  200.000  -10.00    1    1000    -50    4  2560    503    190.00    -10.00    200  200.000  -10.00    1    1000    -50

    在本发明的接收机中，在可以低于或等于所接收信号的所需频率设定间隔FD的步长设定混频器52的频率设定间隔FDP的情况下，仅通过改变本机振荡器51的NCO的频率数据的设定值(相位差数据)，能输入每个频率。因此，与传统接收机相比，能降低控制接收机的数据设定时间，以及能用更简单的方式计算NCO的频率数据。

    (实施例7)

    图8是表示使用第一实施例的NCO的另外的实施例的结构的框图，其中使用正交解调器82代替图7中所示的接收机的混频器52，以便正交解调所接收的信号的模拟型式。

    参考图8，接收机由包括第一实施例的NCO81的本机振荡器81、用于数字模拟转换来自NCO81a的输出信号的DAC81b，以及用于从DAC81b接收输出信号作为参考信号的PLL电路81c。正交解调器82在从本机振荡器81输出的频率Fcp的模拟本机信号(包含实数部分“C1(t)＝cos(2πxFcpxt)”和虚数部分“-S1(t)＝-sin(2πxFcpxt)”，其相位比实数部分的相位提前90度)的基础上，将中心频率Frf的接收信号(实数信号)变频成中心频率Fifa的模拟IF复数信号。为此，正交解调器82包括实数混频器82a和虚数混频器82b。

    假定PLL电路81c的倍增系数为P以及NCO81a的输出频率为Fc1，本机振荡器81输出频率Fcp＝Frf-Fifa＝Fc1×P的模拟本机信号。同时，模拟本机信号(正交解调器82的频率设定间隔)的频率设定步长FDP为NCO81a的频率设定步长FD乘以P。

    带通滤波器具有对应于模拟IF信号的频带的通频带特性以及用来从正交解调器82抽取模拟IF复数信号并将其输出到ADC84。为此，带通滤波器83包括实数带通滤波器83a和虚数带通滤波器83b。

    ADC84量化来自带通滤波器83的模拟IF复数信号并生成中心频率Fif2的数字IF信号。为此，ADC84包括实数ADC84a和虚数ADC84b。

    变频器85变频来自ADC84的输出信号。为此，变频器85包括使用第一实施例的NCO的本机振荡器85a，用于生成频率Fc2的复数本机信号(包含实数部分“C2(t)＝cos(2πxFc2xt)”和虚数部分“-S2(t)＝-sin(2πxFc2xt)”，其相位比实数相位提前90度)，以及乘法器85b、85c、85d、85e、减法器和加法器，用于分别相对于来自ADC84的输出信号以及由本机振荡器85a生成的复数本机信号，执行乘法、减法和加法操作。

    抽取器86从变频器85抽取复数信号。为此，抽取器86包括分别用于将复数信号的实数和虚数部分的对应一个的采样频率Fs1乘以1/N以便将其转换成采样频率Fs2＝Fs1/N的实数和虚数抽取器86a和86b。衰减滤波器87将来自抽取器86的输出信号频带限制到目标信号频带，以及将由解调器55所需的频率的合成复数信号(I，Q)输出到此。为此，衰减滤波器87包括实数滤波器87a和虚拟滤波器87b。

    在上述接收机中，在所接收人信号的所需频率设定间隔FD与正交解调器82的频率设定间隔FDP间的关系的基础上，NCO81a、本机振荡器81、本机振荡器85和变频器85分别执行与参考图7所述的NCO51a、本机振荡器51、本机振荡器12a和变频器12相同的操作。

    另一方面，在正交解调器82的频率设定间隔FDP的倍数等于所接收的信号的频率设定间隔FD的情况下，具有上述结构的接收机能仅通过正交解调器82，将以频率设定间隔FD输入到其中的所接收信号的频率成解调器所需的频率。在这种情况下，可以停止通过变频器85的变频。

    另外，具有上述结构的接收机能具有如下表10-13所示的各个参数的各种设定值。表10和11表示W-CDMA系统中的各个参数的设定值的例子，表12表示IS-95频带(类0)系统的各个参数的设定值的例子，以及表13表示在IEEE802.11a系统中的各个参数的设定值的例子。

    【表10】 No.    Frf  [MHz]    Fcp  [MHz]    P    FD  [KHz]  FDP  [KHz]    Fs[MHz]FD1[KHz]    Fc1  [MHz]   K1 L1    1  2257.50  2256.00  200.0  200.0  4000.0  61.440  20.0  11.280    1  20    2  2257.50  2256.00  100.0  200.0  4000.0  92.160  40.0  22.560    1  20    3  2257.50  2256.00  100.0  200.0  4000.0  122.880  40.0  22.560    1  20    4  2247.50  2250.00  100.0  200.0  5000.0  153.600  50.0  22.500    1  25    5  2252.50  2255.00  100.0  200.0  5000.0  153.600  50.0  22.550    1  25    6  2257.50  2260.00  100.0  200.0  5000.0  153.600  50.0  22.600    1  25    7  2257.52  2260.00  100.0  200.0  5000.0  153.600  50.0  22.600    1  25    8  2262.50  2265.00  100.0  200.0  5000.0  153.600  50.0  22.650    1  25    9  2262.54  2265.00  100.0  200.0  5000.0  153.600  50.0  22.650    1  25    10  2267.50  2270.00  100.0  200.0  5000.0  153.600  50.0  22.700    1  25    11  2257.50  2258.40  128.0  200.0  2400.0  153.600  18.8  17.644    1  12    12  2257.50  2258.40  128.0  200.0  2400.0  153.600  18.8  17.644    1  12    13  2257.50  2258.40  128.0  200.0  2400.0  153.600  18.8  17.644    1  12    14  2257.50  2260.00  50.0  200.0  5000.0  150.000  100.0  45.200    1  25

    【表11】 No.  M1  Δ1  Fifa  [MHz]  Fif2  [MHz]    Fs1  [MHz]  FD2  [KHz]    Fc2    [MHz]K2  M2Δ2    1    3072    564    1.50    1.50    30.72  25.000    1.50    8    1229    60    2    2304    564    1.50    1.50    30.72  25.000    1.50    8    1229    60    3    3072    564    1.50    1.50    30.72  25.000    1.50    8    1229    60    4    3072    450    -2.50    -2.50    30.72  20.000    -2.50    10    1536    -125    5    3072    451    -2.50    -2.50    30.72  20.000    -2.50    10    1536    -125    6    3072    452    -2.50    -2.50    30.72  20.000    -2.50    10    1536    -125    7    3072    452    -2.48    -2.48    30.72  20.000    -2.48    10    1539    -124    8    3072    453    -2.50    -2.50    30.72  20.000    -2.50    10    1536    -125    9    3072    453    -2.46    -2.46    30.72  20.000    -2.46    10    1536    -123    10    3072    454    -2.50    -2.50    30.72  20.000    -2.50    10    1536    -125    11    8192    941    -0.90    -0.90    30.72  33.333    -0.90    6    922    -27    12    8192    941    -0.90    -0.90    30.72  33.333    -0.90    6    922    -27    13    8192    941    -0.90    -0.90    30.72  33.333    -0.90    6    922    -27    14    1500    452    -2.50    -2.50    30.72  20.000    -2.50    10    1536    -125

    【表12】 No.  Frf [MHz]  Fcp[MHz]P  FD[KHz]FDP[KHz]    Fs    [MHz]FD1[KHz]    Fc1[MHz]K1 L1    1  869.97  869.76  50    30.0    960.0    98.304    19.2  17.395    1  32    2  870.00  869.76  50    30.0    960.0    98.304    19.2  17.395    1  32    3  870.03  869.76  50    30.0    960.0    98.304    19.2  17.395    1  32    4  869.97  869.76  50    30.0    960.0    157.286    19.2  17.395    1  32    5  870.00  869.76  50    30.0    960.0    157.286    19.2  17.395    1  32    6  870.03  869.76  50    30.0    960.0    157.286    19.2  17.395    1  32  No.  M1  Δ1  Fifa  [MHz]Fif2[MHz]    Fs1[MHz]  FD2  [KHz]  Fc2  [MHz]  K2  M2  Δ2    1    5120    906    0.21    0.21  9.8304  30.000  0.21  1  328    7    2    5120    906    0.24    0.24  9.8304  30.000  0.24  1  328    8    3    5120    906    0.27    0.27  9.8304  30.000  0.27  1  328    9    4    8192    906    0.21    0.21  9.8304  30.000  0.21  1  328    7    5    8192    906    0.24    0.24  9.8304  30.000  0.24  1  328    8    6    8192    906    0.27    0.27  9.8304  30.000  0.27  1  328    9

    【表13】 No.    Frf  [MHz]    Fcp  [MHz]    P    FD    [KHz]  FDP  [KHz]    Fs    [MHz]   FD1   [KHz]    Fc1   [MHz]   K1    L1    1  5200.00  5200.00    200    100.0    10000.0    100.0    50.0   26.000    1    100    2  5180.00  5180.00    128    200.0    10000.0    200.0    78.1   40.469    1    50    3  5200.00  5200.00    128    200.0    10000.0    200.0    78.1   40.625    1    50    4  5220.00  5220.00    128    200.0    10000.0    200.0    78.1   40.781    1    50    No.    M1  Δ1  Fifa  [MHz]  Fif2  [MHz]    Fs1  [MHz]  FD2  [KHz]  Fc2[MHz]K2M2Δ2    1    2000    520    0.00    0.00    100   -   - - -  -    2    2560    518    0.00    0.00    200   -   - - -  -    3    2560    520    0.00    0.00    200   -   - - -  -    4    2560    522    0.00    0.00    200   -   - - -  -

    在本发明的接收机中，在以低于或等于所接收的信号的所需频率设定间隔FD设置正交解调器82的频率设定间隔FDP的情况下，能仅通过改变本机振荡器81的NCO的频率数据的设定值(相位差数据)，输入每个频率。因此，与传统的接收机相比，能降低控制接收机的控制器的数据设定时间以及能以更简单的方式计算NCO的频率数据。

    另外，在本发明的接收机中，模拟IF复数信号的中心频率Fifa能被设置成更低值，从而使得可以将相对少量的相位振幅数据施加到使用第一实施例的NCO的本机振荡器85a上，构造下游变频器85。

    (实施例8)

    第一实施例的NCO也用在图9所示的发射机中。

    图9是表示使用第一实施例的NCO的发射机的结构的框图。如该图所示，发射机包括调制顺61，用于基于从发射机的传送的传送数据，调制载波，以及衰减滤波器62，用于将从调制器61输出的复数信号(包含基带信号部分I和Q)频带限制到目标信号频带。衰减滤波器62包括实数滤波器62ab和虚数滤波器62b。

    变频器62变频来自衰减滤波器62的输出信号以便获得中心频率Fif2的复数信号。为此，变频器63包括使用第一实施例的NCO的本机振荡器63a，用于生成Fc1＝Fif2的复数本机信号(包含实数部分“C1(t)＝cos(2πxFc1xt)”和虚数部分“S1(t)＝sin(2πxFc1xt)”，其相位比实数部分延迟90度)，以及乘法器63b、63c、63d、63e和减法器63f和加法器63g，用于分别相对于来自衰减滤波器62的输出信号以及由本机振荡器63a生成的复数本机信号，执行乘法、加法和减法操作。

    内插带通滤波器68内插和带通滤波来自变频器63的复数信号。为此，内插带通滤波器68包括分别用于将复数信号的实数和虚数部分的相应的一个的采样频率Fs1乘以N以便获得采样频率Fs2＝Fs1xN的实数和虚数内插器64a和64b。内插带通滤波器68进一步包括分别用于将包含在来自第一实施例的NCO70a的输出信号中的实数部分“C2(t)＝cos(2πxFc2xt)”和其相位比实数部分延迟90度的虚数部分“S2(t)＝sin(2πxFc2xt)”乘以低通滤波器65的滤波系数的乘法器66a和66b，以及实数和虚数带通滤波器67a和67b，减法器67c和加法器67d，用于在来自乘法器66a和66b的输出信号的基础上，相对于来自内插器64a和64b的输出信号，执行带通滤波、减法和加法操作。

    实数DAC69a和虚数DAC69b用来将来自内插带通滤波器68的中心频率Fif2的数字信号转换成中心频率Fifa的复数模拟IF信号。

    本机振荡器70包括第一实施例的NCO70a、用于数字/模拟转换来自NCO70a的输出信号的DAC70b，以及用于从DAC70b接收输出信号作为参考信号的PLL电路70c。正交调制器71变频来自实数DAC69a和虚数DAC69b的中心频率Fifa的复数模拟IF信号以便输出目标中心频率Frf的发送信号(实数信号)。为此，正交调制器71包括用于将来自实数DAC69a和虚数DAC69b的复数模拟IF信号的实数和虚数部分分别乘以包含在从本机振荡器70输出的频率Fcp的复数模拟本机信号中的实数部分“C3(t)＝cos(2πxFcpxt)”和其相位比实数部分延迟90度的虚数部分“S3(t)＝sin(2πxFcpxt)”的乘法器71a和71b，以及用于使来自乘法器71a和71b的输出信号彼此相减的减法器71c。

    假定PLL电路70c的倍增系数为P以及NCO70a的输出频率为Fc2，本机振荡器70输出频率Fcp＝Frf-Fifa＝Fc2×P的模拟本机信号。同时，模拟本机信号的频率设定步长FDP(正交调制器71的频率设定间隔)为NCO70a的频率设定步长FD乘以P。

    例如，假定发射信号的所需频率设定间隔FD高于正交调制器71的频率设定间隔FDP以及不能被其除尽，以下述方式操作发射机。在这种情况下，如果K1、K2和L2是任意整数，变频器63将使用第一实施例的NCO的本机振荡器63a的相位差数据φ1设置为值φ1＝Fc1/FD1＝Fc1/(FD mod FDP)×K1。然而，变频器63使用从本机振荡器63a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复数本机信号，将从调制器61输出的采样频率Fs1的复数信号(包含基带信号部分I和Q)转换成中心频率Fif2的复数信号，其中FD1＝(FD modFDP)/K1。在这里，本机振荡器63a通过将M1的最近整数视为模数的模操作，累积相位差数据，输出频率Fc1的复合本机信号，其中M1＝Fs1/(FD mod FDP)×K1。

    同时，正交调制器71使以采样频率Fs操作的第一实施例的NCO70a的相位差数据φ2设置成值φ2＝Fc2/FDP＝Fc2/FD×K2/L2。然后，正交调制器71使用从本机振荡器70输出并设置成FDP步长的频率设定间隔的频率Fcp的模拟本机信号，将由通过实数DAC69a和虚数DAC69b数字/模拟转换中心频率Fif2的数字IF信号生成的中心频率Fifa的模拟IF信号转换成目标中心频率Frf的发射信号(实数信号)，其中FDP＝FD/K2×L2。在这里，本机振荡器70通过将M2的最近整数视为模数的模操作，累积相位差数据，输出频率Fcp的模拟本机信号，其中M2＝Fs/FD×K2/L2×P。

    另一方面，例如，假定发射信号的所需频率设定间隔低于正交调制器71的频率设定间隔FDP，以及FDP不能被FD除尽，变频器63将使用第一实施例的NCO的本机振荡器63a的相位差数据φ1设置为值φ1＝Fc1/FD1＝Fc1/(FDP mod FD)×K1。然后，变频器63使用从本机振荡器63a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复合本机信号，将从调制器61输出的采样频率Fs1的复合信号(包含基带信号部分I和Q)转换成中心频率Fif2的复数信号，其中FD1＝(FDP mod FD)/K1。在这里，本机振荡器63a通过将M1的最近整数视为模数的模操作，累积相位差数据来输出频率Fc1的复数本机信号，其中M1＝Fs1/(FDP mod FD)×K1。

    同时，正交调制器71将以采样频率Fs操作的第一实施例的NCO70a的相位差数据φ2设置成φ2＝Fc2/FDP＝Fc2/FD×K2/L2。然后，正交调制器71使用从本机振荡器70输出的并设置成FDP步长的频率设定间隔的频率Fcp的模拟本机信号，将由通过实数DAC69a和虚数DAC69b数字/模拟转换中心频率Fif2的数字IF信号生成的中心频率Fifa的模拟IF信号转换成目标中心频率Frf的发射信号(实数信号)。在这里，本机振荡器70通过将M2的最近整数视为模数的模操作，累积相位差数据，输出频率Fcp的模拟本机信号，其中M2＝Fs/FD×K2/L2×P。

    另一方面，例如，假定发射信号的所需频率设定间隔FD高于或等于正交调制器71的频率设定间隔FDP，并且被其等分，或FD小于FDP以及FDP被FD等分，用下述方法操作发射机。在这种情况下，变频器63将使用第一实施例的NCO的本机振荡器63a的相位差数据φ1设置为φ1＝Fc1/FD1＝Fc1/FD×K1。然后，变频器63使用从本机振荡器63a输出的并设置成FD1步长的频率设定间隔的频率Fc1的复合本机信号，将从调制器61输出的采样频率Fs1的复合信号(包含基带信号部分I和Q)转换成中心频率Fif2的复合信号，其中where FD1＝FD/K1。在这里，本机振荡器63a通过将M1的最近整数视为模数的模操作，累积相位差数据，输出频率Fc1的复数本机信号，其中M1＝Fs1/FD×K1。

    同时，正交调制器71将以采样频率Fs操作的第一实施例的NCO70a的相位差数据φ2设置成值φ2＝Fc2/FDP＝Fc2/FD×K2/L2。然后，正交调制器71使用从本机振荡器70输出并设计成FDP步长的频率设定间隔的频率Fcp的模拟本机信号，将由通过实数DAC69a和虚数DAC69b数字/模拟转换中心频率Fif2的数字IF信号生成的中心频率Fifa的模拟IF信号转换成目标中心频率Frf的发射信号(实数信号)，其中FDP＝FD/K2×L2。在这里，本机振荡器70通过将M2的最近整数视为模数的模操作，累积相位差数据，输出频率Fcp的模拟本机信号，其中M2＝Fs/FD×K2/L2×P。

    另一方面，在正交调制器71的频率设定间隔FDP的倍数等于发射信号的频率设定间隔FD的倍数的情况下，具有上述结构的发射机仅通过正交调制器71，能将发射信号变频为目标中心频率Frf的发射信号(实数信号)。在这种情况下，可以停止通过变频器63的变频。

    在本发明的发射机中，在以低于或等于发射信号的所需频率设定间隔FD的步长设置正交调制器71的频率设定间隔FDP的情况下，仅通过改变本机振荡器70的NCO的频率数据的设定值(相位差数据)，能输出每个频率。因此，与传统发射机相比，能降低控制发射机的控制器的数据设定时间以及用更简单的方式计算NCO的频率数据。

    如上所述，第一实施例的NCO使用M的最近整数，其中M＝Fs/FD×K/L，假定Fs为来自NCO的输出信号的采样频率，FD为输出信号的所需频率设定间隔的上限，以及K和L为任意整数。相位计算器1b通过相对于输入相位差数据和来自相位寄存1a的相位数据，执行将整数M作为模数的模操作，生成相位数据。ROM2存储包括M振幅数据的相位/调幅转换表以及通过其数据终端输出对应于所生成的相位的振幅数据。因此，可以实现提供设置成dF步长的频率设定间隔的输出信号的低假信号NCO，其中dF＝FD/K×L。

    因此，因为在低容量和小于传统的一个的M数据的振幅数据的基础上，实现提供设置成低于或等于所述频率设定间隔的频率设定间隔的输出信号的低假信号NCO，能降低功耗和成本。

    另外，可以使用第一实施例的NCO，实现数字下变频器、数字上变频器、具有解调器的接收机和具有第二至第八实施例的调制器的发射机。因此，与传统的相比，数字下变频器、数字上变频器、接收机或发射机能降低功耗和成本。

    从上述描述可以看出，根据权利要求1的NCO，如果输出信号的所需频率设定间隔的上限是FD以及K和L为任意整数，相位累加器通过将M的最近整数视为模数的模操作，累积输入相位差数据，生成相位数据，其中M＝Fs/FD×K/L，以及将所生成的相位数据作为地址输入输出到相位/振幅转换表。因此，相位/振幅转换表输出对应于设置成dF步长的频率设定间隔的NCO的输出信号的输入相位数据的振幅数据，其中dF＝FD/K×L。

    因此，在仅小于传统的一个的M数的低容量、振幅数据的基础上，能实现提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO，以便其能降低功耗和成本。

    根据权利要求2的数字下变频器，变频器使用作为本机振荡器的权利要求1的NCO输出的并设置成dF步长的频率设定间隔的频率信号，变频输入信号，其中dF＝FD/K×L。在输入信号的所需频率设定间隔FD高于或等于变频器的频率设定间隔dF并且被其等分，数字下变频器能将以频率设定间隔FD输入到其中的输入信号的频率变换成可容许频率偏差的范围内的所需频率。

    因此，使用在小于传统的一个的M数的低容量、振幅数据的基础上实现的，其中M＝Fs/FD×K/L、以及提供设置成低于或等于所需频率设定间隔的输出信号的低假信号NCO能数字下变频器的降低功耗和成本，该数字下变频器能将以所需频率设定间隔输入到其中的输入信号的频率变换成可容许频率偏差的范围内的所需频率。

    根据权利要求3，4，或5的数字下变频器，为频率变换所提供的两个变频器的一个包括仅在M1低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO，以及另一个包括仅在M2低容量振幅数据上实现的并提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO。数字下变频器能分别应付输入信号的频率设定间隔FD高于第一变频器的频率设定间隔FD1以及还能被其除尽的情形、频率设定间隔FD低于频率设定间隔FD1以及FD1不能被FD除尽的情形，以及频率设定间隔FD高于或等于频率设定间隔间隔FD1并且被其等分，或FD低FD1以及FD1被FD等分的情形。

    因此，使用仅在分别小于传统的一个的M1和M2数的低容量、振幅数据的基础上实现的并提供分别设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的两个低假信号NCOs能降低数字下变频器的功耗和成本，数字下变频器能将以所需频率设定间隔输入到其中的输入信号的频率转换成在可容许频率偏差范围内的所需频率。

    根据权利要求6的数字下变频器，在第一变频器的频率设定间隔FD1的倍数等于输入信号的频率设定间隔FD的倍数的情况下，数字下变频器仅通过第一变频器，将以频率设定间隔FD输入到其中的输入信号的频率变换成可容许频率偏差范围内的所需频率。

    因此，可以降低能将以所需频率设定间隔输入到其中的输入信号的频率变换成可容许频率偏差范围内的所需频率的数字下变频器的功耗。

    根据权利要求7的数字上变频器，变频器使用从作为本机振荡器的权利要求1的NCO输出的并设置成dF步长的频率设定间隔的频率信号，变频输入信号，其中dF＝FD/K×L。在输出信号的所需频率设定间隔FD高于或等于变频器的所需频率设定间隔dF以及被其等分的情况下，数字上变频器能将其输出信号的频率设定间隔设置成FD。

    因此，使用仅在小于传统的一个的M数的低容量、振幅数据的基础上并提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO能降低数字上变频器的功耗和成本，数字上变频器能输出所需频率设定间隔的信号。

    根据权利要求8，9或10的数字上变频器，为变频所提供的两个变频器的一个包括仅在M1低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO，以及另一个包括仅在M2低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的输出信号的低假信号NCO。数字上变频器能分别应付输出信号的频率设定间隔FD高于第二变频器的频率设定间隔FD2并不能被其除尽的情形、频率设定间隔FD低于频率设定间隔FD2以及FD2不能被FD除尽的情形，以及频率设定间隔FD高于或等于频率设定间隔FD2并被其等分或FD低于FD2以及FD2被FD等分的情形。

    因此，使用仅在分别小于传统的一个的M1和M2的低容量、振幅数据的基础上实现的并提供分别设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的两个低假信号NCOs能降低数字上变频器的功耗和成本，数字上变频器能输出所需频率设定间隔的信号。

    根据权利要求11的数字上变频器，在第二变频器的频率设定间隔FD2的倍数等于输出信号的频率设定间隔FD的情况下，仅通过第二变频器，数字上变频器能将其输出信号的频率设定间隔设置成FD。

    因此，能降低能输出所需频率设定间隔的信号的数字上变频器的功耗。

    根据权利要求12，13或14的接收机，为将所接收的信号变频成解调器所需的输入信号而提供的两个变频器的一个包括仅在M1低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO，以及另一个包括仅在M2低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的输出信号的低假信号NCO。接收机能分别应付输入信号的频率设定间隔FD高于第一变频器的频率设定间隔FDP并不能被其除尽的情形、频率设定间隔FD低于频率设定间隔FDP以及FDP不能被FD除尽的情形，以及频率设定间隔FD高于或等于频率设定间隔FDP并被其等分或FD低于FDP以及FDP被FD等分的情形。

    因此，使用仅在分别小于传统的一个的M1和M2的低容量、振幅数据的基础上实现的并提供分别设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的两个低假信号NCOs能降低接收机的功耗和成本，接收机能将以频率设定间隔FD输入到其中的接收信号的频率精确地变换成解调器所需的频率。

    根据权利要求15的接收机，在第一变频器的频率设定间隔FD1的倍数等于接收信号的频率设定间隔FD的情况下，仅通过第一变频器，接收机能将以频率设定间隔FD输入到其中的接收信号的频率精确地变换成解调器所需的频率。

    因此，能降低能将以频率设定间隔FD输入到其中的接收信号的频率精确地变换成解调器所需的频率的接收机的功耗。

    根据权利要求16，17或18的发射机，为将来自调制器的发射信号变频成目标频率而提供的两个变频器的一个包括仅在M1低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的低假信号NCO，以及另一个包括仅在M2低容量振幅数据基础上实现的并提供设置成低于或等于所需频率设定间隔的输出信号的低假信号NCO。发射机能分别应付输出信号的频率设定间隔FD高于第二变频器的频率设定间隔FDP并不能被其除尽的情形、频率设定间隔FD低于频率设定间隔FDP以及FDP不能被FD除尽的情形，以及频率设定间隔FD高于或等于频率设定间隔FDP并被其等分或FD低于FDP以及FDP被FD等分的情形。

    因此，使用仅在分别小于传统的一个的M1和M2的低容量、振幅数据的基础上实现的并提供分别设置成低于或等于所需频率设定间隔的频率设定间隔的输出信号的两个低假信号NCOs能降低发射机的功耗和成本，发射机能将来自  调制器的基带发射信号的频率精确地变换成目标发射信号频率。

    根据权利要求19的发射机，在第二变频器的频率设定间隔FD2的倍数等于接收信号的频率设定间隔FD的情况下，仅通过第二变频器，发射机能将来自调制器的基带发射信号的频率变换成目标发射信号的频率。

    因此，能降低能将来自调制器的基带发射信号的频率精确地变换成目标发射信号频率的发射机的功耗。

    尽管为示例目的，已经公开了本发明的优选实施例，本领域的技术人员将意识到在不背离附加权利要求书中公开的本发明的范围和精神的情况下，各种改进、增加和取代是可能的。