测试静态随机存取存储器的方法.pdf

本发明公开了一种测试具有多个存储器单元的SRAM的方法。在第一步骤中将一个位值写入所测试的单元(CUT)。随后，断开第一选通晶体管和第二选通晶体管并将位线放电至低电位。然后，在预定时间段内保持连接至所测试的存储器单元的字线(WL)的激活状态。在此时间段的第一部分，位线中的一个(BLB)被保持在低电位以强制使CUT中的相关上拉晶体管进入导通状态，然后将此位线(BLB)充电至高电位。在此时间段结束时确定第一单元的位值。本方法有助于检测差的或有缺陷的SRAM单元而无需包含专用于此目的的硬件。

1.  一种方法，其用于对具有多个存储器单元的静态随机存取存储器进行测试，每个存储器单元包括一个连接在高电位电源和低电位电源之间的交叉连接的反相器对，该反相器对的第一反相器(202；204)的控制端通过第一选通晶体管(106)连接至第一位线(BLB)，该反相器对的第二反相器(102；104)的控制端通过第二选通晶体管(108)连接至第二位线(BL)，第一选通晶体管和第二选通晶体管各自的控制端连接至字线(WL)，所述方法包括：
(a)将第一位值写入第一存储器单元(410)；
(b)断开第一存储器单元的第一选通晶体管(106)和第二选通晶体管(108)；
(c)将连接至第一存储器单元的第一位线(BLB)和第二位线(BL)放电至低电位(420)；
(d)在预定时间段内保持连接至存储器单元的字线(WL)的激活状态，同时在所述时间段的预定部分(△)内使连接至第一存储器单元的第一位线(BLB)保持在低电位(430)；
(e)在所述预定部分(△)结束后使所述第一位线(BLB)进入高电位(440)；以及
(f)在预定时间段之后确定所测试单元的位值(450)。

2.  如权利要求1所述的方法，其中以不同的预定部分(△)来重复步骤(a)-(f)。

3.  如权利要求1或2所述的方法，还包括：
(g)将第二位值写入存储器单元；
(h)断开第一选通晶体管和第二选通晶体管；
(i)将第二位线(BL)和第一位线(BLB)放电至低电位；
(j)在另一个预定时间段内保持连接至存储器单元的字线(WL)的激活状态，同时在所述另一个时间段的另一个预定部分(△)期间使第二位线保持在低电位；
(k)在所述另一个预定部分(△)结束后使相关的第二位线(BL)进入高电位；
(l)在预定时间段之后确定所测试单元的位值。

4.  如权利要求3所述的方法，其中以不同的预定延迟(△)来重复步骤(g)-(l)。

5.  如权利要求1或2所述的方法，其中针对静态随机存取存储器的每个存储器单元重复步骤(a)-(f)。

6.  如权利要求3或4所述的方法，其中针对静态随机存取存储器的每个存储器单元重复步骤(g)-(l)。

测试静态随机存取存储器的方法
背景技术
静态随机存取存储器(SRAM)是需要电能来保持其内容的存储器芯片，即只要供电它就能保持其存储器中的数据位。SRAM由锁存电路组成，该锁存电路根据两个选择晶体管中哪一个被导通来使电流从其一侧或另一侧流过。与动态RAM(DRAM)不同，SRAM不需要周期性地对单元进行刷新的刷新电路。SRAM还提供比DRAM更快的数据存取。但是，SRAM也占据更多空间、使用更多电能、并变得比DRAM更昂贵。SRAM通常用于例如计算机的高速缓冲存储器，以及用作视频卡上的随机存取存储器数/模转换器的一部分。
附图中的图1表示通常使用的六晶体管(6T)SRAM单元。第一反相器100和第二反相器200以公知的交叉连接方式相互连接，形成锁存电路，其中第一反相器100包括P沟道晶体管102和N沟道晶体管104，第二反相器200包括P沟道晶体管202和N沟道晶体管204。第一N沟道选择晶体管106将锁存电路连接至第一位线BLB，第二N沟道选择晶体管108将锁存电路连接至第二位线BL。N沟道选择晶体管106、108的栅极连接至字线WL。
上述的六晶体管(6T)CMOS SRAM单元提供很多超过用于微处理器或微控制器设计的四晶体管(4T)SRAM单元的优点，包括其有源上拉PMOS晶体管所带来的完美数据保持的潜力。然而以前尚未实现这种完美的数据保持潜力，因为已知某些开路缺陷(通常称为差缺陷)会导致保持失败。通常是由诸如电阻性缺陷、过量工艺偏移、晶体管不匹配、IR下降等因素所导致的此类缺陷会导致取决于工艺、温度和时间的不可预知的数据保持失败。由于各单元并未全部损坏，并且保持失败(特征为状态翻转(flipping))仅在SRAM正常操作期间的特定操作状态下(如电扰动(例如电源噪声)、读/写单元扰动等情况下)触发，所以这些保持失败趋于随机。因此，传统的高温烘培的保持检测技术和诸如N-March的测试算法不能检测此类故障。
为了下面的目的，可以将静态噪声容限(margin)(SNM)接近零的单元定义为差单元。因此，这样的单元可以无意地翻转其状态。SNM是逻辑电路在其任一状态下对噪声的容忍度的量度，即在不干扰当前逻辑状态的前提下输入电压可以改变多少。换句话说，SNM表示单元鲁棒性的量度。参照附图中的图2，其中图示了带有突出的静态噪声容限的单元转移函数。SNM被定义为能够嵌入两个单元反相器的转移特性曲线之间的最大正方形的边。特性曲线中的点X和Y表示两个稳态，交点Z表示亚稳态点。从Z附近向X或Y的小扰动会分别导致单元翻转到状态X或Y。
参照附图中的图3，其中图示了良SRAM单元的转移特性曲线(实线)和差SRAM单元的转移特性曲线(虚线)。两个轴表示节点电压，它们依次与位线电压成比例。VM_good和VM_weak表示良单元和差单元的亚稳态点。如果SRAM单元内部节点已处在VM电平，则一个小的电压增加就会使该单元向此增加的方向翻转。转移特性曲线上的点X₁、Y₁(X₂、Y₂)分别表示良(差)单元的稳态，Z₁(Z₂)分别表示亚稳态。从图3可以明显看出，差单元的SNM比良单元的SNM小得多。
存在多种用于检测SRAM中的差单元的现有技术解决方案。例如，美国专利US6778450公开了用于检测具有一定范围的转移特性曲线的差单元的装置和方法。为此目的，把要作测试的单元连接至偏置电压发生器，可通过选择预定的偏置电压来配置该偏置电压发生器。由于不同的偏置电压能够用来检测不同的亚稳态点，因此可用此方案检测差单元的范围。
在PCT专利申请WO2006/056902-A1中公开了一种替代方案，其中通过在测试单元和参考单元中分别存储相反的数据值，以及为参考单元的字线提供一系列选通脉冲以将位线部分放电，来检测差单元，其中改变脉冲的数量和宽度有利于此位线上的电位的变化。然后使所测试的单元暴露于不同的电位值来精确地确定此单元的SNM。
在美国专利US 6,590,818中公开了另一种用于检测差SRAM单元的装置。此专利中所公开的SRAM可在软缺陷检测(SDD)模式下操作。为此目的，在每一对位线之间连接SDD调节电路。SDD调节电路被配置为将每个位线充电至各个预定的电压，然后使位线之间短路以在两个位线上建立中间电压，通过令它们的字线置1来使单元暴露于所述中间电压。这会导致差SRAM单元翻转其所存储的位值。
这些现有技术方法的共同缺点是SRAM通常需要一些额外的专门用于差单元检测的硬件。这并不总是可以接受的，例如因为额外的硬件增加了SRAM的成本。另外，上述的测试方法可能无法检测与存储器单元的上拉晶体管相关的特定类型的电阻性开路。
发明内容
本发明寻求提供用于测试SRAM的方法，该方法能够减少SRAM的面积开销(area overhead)并有助于检测存储器单元的上拉晶体管中的电阻性开路。
根据本发明的第一方面，提供一种对具有多个存储器单元的静态随机存取存储器进行测试的方法，其中每个存储器单元包括一个连接在高电位电源和低电位电源之间的交叉连接的反相器对，该反相器对的第一反相器的控制端通过第一选通晶体管连接至第一位线，该反相器对的第二反相器的控制端通过第二选通晶体管连接至第二位线，第一和第二选通晶体管各自的控制端连接至字线，所述方法包括：
(a)将第一位值写入第一存储器单元；
(b)断开第一存储器单元的第一选通晶体管和第二选通晶体管；
(c)将连接至第一存储器单元的第一位线和第二位线放电至低电位；
(d)在一预定时间段内保持连接至存储器单元的字线的激活状态，同时在所述时间段的预定部分内使连接至第一存储器的第一位线保持在低电位；
(e)在所述预定部分结束后使所述第一位线进入高电位；以及
(f)在预定时间段之后确定所测试单元的位值。
本发明的方法使用了与现有技术方法根本不同的方案，现有技术通常把差SRAM单元中的一个位翻转作为目标来检测此类单元。相反，本发明的方法通过在所测试的单元(CUT)中存储一个定义的位值来使该单元进入明确定义的初始状态、然后检查浮动的位线是否能够从明确定义的初始状态被CUT的上拉晶体管拉高，来检测SRAM单元中的上拉晶体管能否拉高其相关的位线，而无需对在步骤(a)中写入单元的数据和在步骤(f)中从单元取回的数据进行比较。在差单元的情况下，由于所测试的上拉晶体管的电阻性缺陷或阈值偏移，上拉晶体管通常不能为其相关位线的电容充电。
有利的是，该方法还包括以不同的预定延迟来重复步骤(a)-(f)，以允许精确地确定所测试单元的SNM。
还可以通过交换连接至所测试单元的第一和第二位线的角色来重复步骤(a)-(f)，以对所测试单元的其它上拉晶体管进行测试。
附图说明
参照附图来对本发明进行更详细并且仅作为示例的说明，在附图中：
图1是示出传统六晶体管SRAM单元的构造的电路图；
图2示出了带有突出的静态噪声容限的存储器单元的转移函数；
图3示出了良、差SRAM单元的各自的转移函数；
图4示出了本发明的方法的流程图；以及
图5-7示出了按照本发明的方法，对良SRAM单元和具有电阻性开路或桥接缺陷的SRAM单元进行测试时二者在性能差别上的仿真结果。
应当理解，附图仅为示意性的并且未按比例绘制。还应理解，在所有附图中使用相同的参考标号来表示相同或相似的部分。
具体实施方式
在图4中给出了本发明方法的一个实施例，现借助图1和图5对该测试方法进行详细说明。
本发明的原理是以位线BL和BLB具有不可忽略的电容这一事实为基础。当通过所测试单元(CUT)的一个PUT与高电位电源导电连接时，位线的电容需要充电以达到该电位。差SRAM单元通常受制于某些结构缺陷，例如电阻性开路缺陷之类的点缺陷、桥接缺陷、过量阈值偏移等等。这些缺陷显著地降低了上拉晶体管(如PUT 102和202)为其相关位线充电的能力。以下面的方式对此特性加以利用。
所述方法从步骤410开始，将背景数据写入CUT。数据被写入CUT以使该单元进入明确定义的状态。可以同时为不止一个单元提供数据，例如共享字线WL的所有单元。
举例来说，可以将逻辑“0”写入CUT。这通常是通过将位线BLB充电至如供电电压(V_dd)的高电位并使位线BL接地、然后将字线WL置1来实现的。这使得高电位被储存到节点1上，而低电位被储存到节点2上。由于节点1连接至上拉晶体管(PUT)202和下拉晶体管(PDT)204的控制端，所以节点1上的高电位断开PUT 202而导通PDT204。类似地，节点2上的低电位导通PUT 102并断开104。这使得节点2被进一步拉至地电位，节点1被进一步拉至V_dd。因此节点2(即“真”位)被置为逻辑“0”，而节点1(即“假”位)被置为逻辑“1”。
然而，本发明方法的下面的步骤同样可以适用于将逻辑“1”写入CUT，如后文将要详细说明的。
在步骤420中，在CUT的写周期之后，其字线WL被置0，其位线BL和BLB被下拉至低电位(如地电位)。接下来在步骤430中字线WL再次置1。这使得选通晶体管106和108导通，从而将CUT的交叉连接的反相器导电连接至接地的位线BL和BLB，这使得图1中CUT的带逻辑“1”的节点(即在步骤410中的写动作期间上拉至高电位的节点)向低电位拉低。
在字线WL置1时间段的第一部分△期间，位线BLB保持接地以确保节点1保持接地，而PUT 202保持导通。同时，位线BL被释放至浮动状态，这可以先于或者与字线WL置1的时刻同时进行。由于位线BLB保持接地，所以节点1保持在低电位，这意味着控制端连接至节点1的PUT 202保持导通。因此，PUT 202如果正确工作则会在△期间对浮动的位线BL充电(即将其拉高)。
在步骤440，在字线置1时间段内的△时段之后，位线BLB被上拉至高电位，如V_dd。此时，良CUT和差CUT的性能差别将变得明显。在良CUT的情况下，节点2上的电位在△时段将被PUT 202拉高至使得PDT 104导通而PUT 102断开的程度。于是，即使位线BLB被拉高，由于CUT的导通的PDT 104，节点1也不能被显著拉高。因此，PUT 202将保持导通，节点2将被进一步拉高，最终使逻辑“1”被存储在CUT中。
反过来，对于差CUT，例如在PUT 202与高电位电源之间的导电路径上具有电阻性开路的单元，在△时间段内的PUT 202的强制导通将不会带来节点2上电位的显著上升，这是因为PUT 202不能为浮动位线BL的电容充电。因此，当位线BLB被拉高时，由于节点2上相对低的电位会导通PUT 102而不是PDT 104，于是节点1也会被拉高。因此，PUT 202被断开而PDT 204被导通，这导致节点2上电位的进一步下降，最终使得逻辑“0”被存储在CUT上。
这样，通过在步骤450读出CUT，可以通过确定存储在单元中的位值而立刻区分良单元与差(有缺陷的)单元。
图5表示应用于良CUT和具有10GΩ的电阻性开路的CUT的本发明测试方法的仿真结果。良CUT的仿真瞬态过程标记为510，差CUT的仿真瞬态过程标记为520。图5从上到下表示了节点2上的电位、节点1上的电位、位线BL上的电位、位线BLB上的电位以及字线WL上的电位。
仿真从t＝0.0ns开始，此时位线BLB和字线WL均带有高电位，之后字线WL放电(即置0)。这给出了写数据周期(步骤410)结束的信号，其中将逻辑“0”写入CUT，如从节点1上的高电位和节点2上的低电位可以看到的。稍后(在t≈0.8ns时)，位线BLB放电(步骤420)，然后字线WL在t＝2.0ns再次置1(步骤430)以导通晶体管106和108。如前文所述，这使得节点1迅速放电，从而导通了与节点2相关的PUT 202。这导致良CUT的节点2上的电位的特别的增加，浮动位线BL也通过PUT 202充电。
相反地，差CUT的瞬态过程520表明此CUT中的电阻性开路阻止了节点1及其相关位线BL上的电位的显著增加(如前所述)。于是，在t≈4.5ns时，良CUT的节点2带有明显高于节点1的电位，而在差CUT中，节点1和节点2带有基本相同并且相对较低的电位，这是因为该单元中的导通的PUT无法拉高相关的位线。因此，当t＝4.5ns时位线BLB再次被拉高至高电位，差单元的节点1被迅速拉高，而如前文所述，良单元中节点2上提高的电位会阻止节点1的上拉。随后读出CUT的位值来确定该单元是否无缺陷。
此时需要强调的是，在步骤420中连接至所测试PUT的位线可以不充分放电，即位线可以保持在残留电位。此偏置确保了PUT能在该方法的后续步骤中导通。
对在步骤430中激活字线WL与在步骤440中将位线BLB从地电位释放(即将位线BLB充电至高电位)之间的延迟△进行选择，以给予良单元足够的时间来将节点2及其相关位线BL上的电位拉高到足以导通节点1的PDT 104。
所测试的存储器可以包括参考单元或复制单元来动态地确定适当的△值。为此目的，本方法可以将应用于CUT的方法步骤同时应用于相应的复制单元。监视复制单元的位线，一旦复制单元的导通PUT的相关位线上的电位到达预定阈值，就在CUT上执行步骤440。这确保了使用适于实现存储器的技术的△值，例如该技术是否具有相对较慢或较快的导电性能。复制单元可以包括多个并联的存储器单元以放大被监视的位线上的电位幅值，从而有助于更精确地确定适当的△值。
在步骤450确定存储在CUT中的位值。这例如可以通过读出CUT来实现。从图5的瞬态过程可以立刻明显看出，在步骤440中对位线BLB充电之后，良CUT的节点2带有高电位而节点1带有低电位。换句话说，良CUT现在保持逻辑“1”。在步骤440中对位线BLB充电之后，差CUT的节点2带有低电位而节点1带有高电位。换句话说，差CUT仍保持逻辑“0”。显然，应用本发明的方法能使得良单元中的位的状态与差单元中是翻转的，在步骤410中将逻辑“0”写入CUT的情况下，差单元中的位保持其初始的位值。
然而，应当强调的是，CUT中的初始逻辑“1”位值应当带来相同的CUT最终状态。步骤420和430的组合导致了CUT的高电位节点被下拉至低电位(无论是哪个节点存储高电位)，通过这一事实可以理解上述观点。但是，如果在执行本发明的步骤440期间，连接至浮动位线的节点初始带有逻辑“1”，即已经在写数据步骤410期间进入高电位，则在此情况下该节点很可能在执行本发明的步骤430期间还没有充分放电。这通常对适当的△值有影响，这是因为该节点现在需要更少的时间来到达使其所控制的PDT变为导通的状态。
在步骤462中，对取自CUT的位值进行评估。在判定所测试的SRAM单元为差单元或有缺陷的单元的情况下，对该单元的测试终止。如果要测试另一单元，如在步骤468所决定的，将对所述另一单元应用相同的测试步骤，否则该方法在步骤470终止。
为了提高缺陷覆盖度，可以对该CUT施加进一步的测试。例如，可以在步骤464中改变在步骤430中为CUT的字线充电到在步骤440中为CUT的适当位线充电之间的延迟△。如借助图5已说明的，CUT通过一个导通的PUT来为其相关位线的电容充电所需要的时间是(位线电容与如V_dd的高电位电源之间的)导电路径上的电阻的函数。此电阻的增大将增加电容的充电时间，并将因此增加成功地导通由连接至浮动位线的节点所控制的PDT所需要的时间。该时间还与CUT的SNM有关；因此，通过在各个测试周期内改变△，可以确定CUT的SNM的指示。
在步骤466中，可以决定重复CUT方法的步骤来测试该CUT的其它PUT，在这种情况下在该测试的各个步骤中位线BL和BLB的角色互换。这样，高电位电源和位线BLB之间的导电路径(经过PUT102和选通晶体管106)的电阻也可以被清楚地测试出来。
通常，重复进行本方法的步骤直到SRAM的所有单元都已进行了测试。在步骤468对此进行检查，然后本方法在步骤470结束。
应当认识到，本发明的测试方法可以应用于传统的可以为分立装置或嵌入SRAM的SRAM装置，该SRAM无需专用的测试结构来辅助差单元的检测。仅有的要求是位线和字线必须是可控的，以将适当的波形(如图5所示的波形)应用于这些线。传统的SRAM一般具有这样的可控性。
本发明的方法能够检测大范围的缺陷，这些可能无法由诸如March测试的传统存储器测试检测到。在图5中，例示了R＝10GΩ的相对强的电阻性开路可被检测到的情况。但是也可以发现更弱的电阻性缺陷；图6示出了良单元与带有R＝100kΩ的电阻性开路的单元相比较的仿真结果。带有电阻性开路的单元的瞬态过程用参考标号620来标记。显然此单元也无法在相关字线WL置1之后有效地为节点2及其相关位线BL充电。
图7示出了良单元与在节点1和节点2之间具有桥接短路的单元的性能相比较的仿真结果。在良单元中，这两个节点之间的电阻路径具有R＝100GΩ的阻值，而在有缺陷的单元中该路径具有R＝100kΩ的阻值。有缺陷单元的瞬态特性用参考标号720来标记。显然在t＝△时刻，即在字线置1期间位线BLB被充电至V_dd的时刻(t≈4.5ns)，CUT的状态迅速翻转至其初始状态，于是清楚地例示出使用本发明的方法也可以检测出具有此类桥接缺陷(短路)的单元。
应当注意，上述实施例是对本发明的例示而非限定，并且本领域的技术人员可以在不偏离权利要求的范围的前提下设计出很多种替代实施例。在权利要求中，置于括号中的参考标号不应被理解为对权利要求构成限制。词“包括”并不排除权利要求所列出的元素或步骤以外的元素或步骤的存在。用在元素之前的词“一个”不排除多个此种元素的存在。本发明可以通过包含数种独特元素的硬件来实现。在列举了数个装置的产品权利要求中，这些装置可以由一个相同的硬件来实现。在互不相同的从属权利要求中引述特定手段的情况并不表示不能用这些手段的组合来获得优点。