取样维持放大器.pdf

本发明提供一种取样维持放大器，所述取样维持放大器包括取样维持电路及缓冲电路。取样维持电路接收输入信号，且根据控制信号来将输入信号传送至第一节点。缓冲电路耦接于供电电源与接地端之间，且受控于第一节点以提供输出信号至输出节点。缓冲电路包括原生金属氧化物半导体晶体管，且所述原生金属氧化物半导体晶体管耦接于输出节点。

1.  一种取样维持放大器，其特征在于，所述取样维持放大器包括：
一取样维持电路，用以接收一输入信号，且根据一控制信号来将所述输入信号传送至一第一节点；以及
一缓冲电路，耦接于一供电电源与一接地端之间，且受控于所述第一节点以提供一输出信号至一输出节点；
其中，所述缓冲电路包括一原生金属氧化物半导体晶体管，且所述原生金属氧化物半导体晶体管耦接于所述输出节点。

2.  如权利要求1所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管的临界电压实质上接近0V或等于0V。

3.  如权利要求1所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围。

4.  如权利要求1所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上等于1.2V。

5.  如权利要求1所述的取样维持放大器，其特征在于，所述缓冲电路包括一电流源，耦接所述原生金属氧化物半导体晶体管与所述输出节点且耦接于所述供电电源与所述接地端之间。

6.  如权利要求5所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管为N型晶体管，所述原生金属氧化物半导体晶体管的栅极耦接所述第一节点，其漏极耦接所述供电电源、且其所述源极耦接所述电流源于所述输出节点。

7.  如权利要求6所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管的临界电压实质上接近于0V或等于0V。

8.  如权利要求6所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围。

9.  如权利要求6所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上等于1.2V。

10.  如权利要求5所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管为P型晶体管，所述原生金属氧化物半导体晶体管的栅极耦接所述第一节点，其漏极耦接所述接地端、且其所述源极耦接所述电流源于所述输出节点。

11.  如权利要求10所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管的临界电压实质上接近于0V或等于0V。

12.  如权利要求10所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围。

13.  如权利要求10所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上等于1.2V。

14.  一种取样维持放大器，其特征在于，所述取样维持放大器用以在一输出节点上输出一输出信号，所述取样维持放大器包括：
一取样维持电路，用以接收一输入信号，且根据一控制信号来将所述输入信号传送至一第一节点；
一电流源；以及
一原生金属氧化物半导体晶体管，耦接所述电流源于所述输出节点、耦接于一供电电源与一接地端之间、且受控于所述第一节点。

15.  如权利要求14所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管为N型晶体管，所述原生金属氧化物半导体晶体管的栅极耦接所述第一节点，其漏极耦接所述供电电源、且其所述源极耦接所述电流源于所述输出节点。

16.  如权利要求15所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管的临界电压实质上接近于0V或等于0V。

17.  如权利要求15所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围。

18.  如权利要求15所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上等于1.2V。

19.  如权利要求14所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管为P型晶体管，所述原生金属氧化物半导体晶体管的栅极耦接所述第一节点，其漏极耦接所述接地端、且其所述源极耦接所述电流源于所述输出节点。

20.  如权利要求19所述的取样维持放大器，其特征在于，所述原生金属氧化物半导体晶体管的临界电压实质上接近于0V或等于0V。

21.  如权利要求19所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围。

22.  如权利要求19所述的取样维持放大器，其特征在于，所述供电电源所提供的电压实质上等于1.2V。

取样维持放大器
技术领域
本发明有关于一种取样维持放大器，特别是有关于一种具有原生晶体管的取样维持放大器。
背景技术
随着集成电路的尺寸减少与功率消耗降低需求，集成电路的操作电压已降低。当位准偏移(即噪声)发生在一低电压集成电路时，此低电压集成电路可能或输出错误的信号。尤其是，对于数字应用中的低电压高解析度的管线式模拟数字转换器而言，噪声通常影响整体的信号对噪声及谐波失真比(signal-to-noise plus distortion ratio，SNDR)的效能。多数的噪声是发生在取样维持放大器中，而取样维持放大器通常是管线模拟数字转换器的第一阶级。因此，如何减少取样维持放大器中的噪声是很重要的课题。
发明内容
本发明提供一种取样维持放大器，包括取样维持电路及缓冲电路。取样维持电路接收输入信号，且根据控制信号来将输入信号传送至第一节点。缓冲电路耦接于供电电源与接地端之间，且受控于第一节点以提供输出信号至输出节点。缓冲电路包括原生金属氧化物半导体晶体管，且此原生金属氧化物半导体晶体管耦接于输出节点。
在一些实施例中，前述实施例的原生金属氧化物半导体晶体管的临界电压实质上接近0V或等于0V。供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围或者实质上等于1.2V。
本发明又提供一种取样维持放大器，用以在输出节点上输出一输出信号且包括取样维持电路、电流源、及原生金属氧化物半导体晶体管。取样维持电路接收输入信号，且根据控制信号来将输入信号传送至第一节点。原生金属氧化物半导体晶体管耦接电流源于输出节点且耦接于供电电源与接地端之间。原生金属氧化物半导体晶体管更受控于第一节点。
在一些实施例中，上述实施例的原生金属氧化物半导体晶体管的临界电压实质上接近0V或等于0V。供电电源所提供的电压实质上落在介于大约1.0V至1.2V之间的范围或者实质上等于1.2V。
根据本发明提出的技术方案，能够减少取样维持放大器中的噪声。
附图说明
图1表示取样维持放大器的一例子；
图2表示取样维持放大器的另一例子；
图3表示根据本发明一实施例的取样维持放大器；
图4表示根据本发明另一实施例的取样维持放大器。
附图标号
1、2、3、4～取样维持放大器；
3a、4a～取样维持电路；
3b、4b～缓冲电路；
10、20、30、40～开关装置；
11、21、31、41～电容器；
12、22、32、42～电流源；
13～PMOS晶体管；
23～NMOS晶体管；
33～原生NMOS晶体管；
43～原生PMOS晶体管；
GND～接地端；
IN～输入信号；
N10、N20、N30、N40～节点；
N11、N21、N31、N41～输出节点；
OUT～输出信号；
SC～控制信号；
VDD～供电电源。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附附图，作详细说明如下。
图1表示取样维持放大器的一例子。参阅图1，取样维持放大器1包括开关装置10、电容器11、电流源12、以及P型金属氧化物半导体(P-type MetalOxide Semiconductor，PMOS)晶体管13。开关装置10接收输入信号IN，且受控于控制信号SC以被关闭或导通。电容器11耦接于节点N10与接地端GND之间。PMOS晶体管13耦接于输出节点N11与接地端GND之间，且受控于节点N10。电流源12耦接于供电电源VDD与输出节点N11之间，其中，输出节点N11提供一输出信号OUT。
假设取样维持放大器1实施在低电压应用中。供电电源VDD提供低电压，其大约为1.2V，且输入信号IN大约为0.6V。PMOS晶体管13的临界电压大约等于0.3V。当供电电源VDD与输出节点N11的电压差大约等于0.3V时，电流源12正常地操作。当开关装置10根据控制信号SC而导通时，输入信号IN传送至节点N10。节点N10的位准为0.6V，即PMOS晶体管13的栅极的电压位准为0.6V。由于临界电压，PMOS晶体管13的源极的电压位准为0.9V。当PMOS晶体管13的栅极的电压位准偏移+0.25V时，PMOS晶体管13的源极的电压位准则变为1.12V。因此，输出信号OUT的电压位准为1.12V，并提供给低电压应用中的后续电路。由于输出信号OUT的电压位准接近1.2V，后续电路则无法根据此增加电压位准的输出信号来正常地工作。此外，介于供电电源VDD与输出节点N11之间的电压差降低至0.08V。因此，电流源12无法工作。对于此低电压应用，在取样维持放大器1中的位准偏移会导致输出失真。
图2表示取样维持放大器的另一例子。参阅图2，取样维持放大器2包括开关装置20、电容器21、电流源22、以及NMOS晶体管23。假设取样维持放大器2实施在低电压应用中。供电电源VDD提供低电压，其大约为1.2V，且输入信号IN大约为0.6V。NMOS晶体管23的临界电压大约等于0.3V。当接地端GND与输出节点N21的电压差大约等于0.3V时，电流源22正常地操作。当开关装置20根据控制信号S_C而导通时，输入信号IN传送至节点N20。节点N20的位准为0.6V，即NMOS晶体管23的栅极的电压位准为0.6V。由于临界电压，NMOS晶体管23的源极的电压位准为0.3V。当NMOS晶体管23的栅极的电压位准偏移-0.25V时，NMOS晶体管23的源极的电压位准则变为0.05V。因此，输出信号OUT的电压位准为0.05V，并提供给低电压应用中的后续电路。由于输出信号OUT的电压位准太低，后续电路则无法根据此降低电压位准的输出信号来正常地工作。此外，介于接地端GND与输出节点N21之间的电压差降低至0.05V。因此，电流源22无法工作。对于此低电压应用，在取样维持放大器2中的位准偏移会导致输出失真。
图3表示根据本发明一实施例的取样维持放大器。参阅图3，取样维持放大器3包括取样维持电路3a与缓冲电路3b。在此实施例中，取样维持电路3a包括开关装置30与电容器31，而缓冲电路3b包括电流源32与原生NMOS晶体管33。开关装置30接收输入信号IN，且受控于控制信号S_C以被关闭或导通。电容器31耦接于节点N30与接地端GND之间。原生NMOS晶体管33的栅极耦接节点N30、其漏极耦接供电电源VDD，且其源极耦接输出节点N31，其中，输出节点N31提供输出信号OUT。电流源32耦接于输出节点N31与接地端GND之间。在一低电压应用中，供电电源VDD所提供的电压实质上落在介于大约1.0V至1.2V之间的范围内或者大约等于1.2V。
目前已知，晶体管的“临界电压”一般定义为用来“导通”一晶体管而所需的栅极电压，且依据此晶体管是否配为置在原生模式、耗尽模式、或加强模式的N通道装置或P通道装置，可决定此临界电压为正电压或负电压。举例来说，N通道MOS(NMOS)晶体管的临界电压在加强模式时一般为正的，而在耗尽模式时则为负的。而对于PMOS装置而言则为相反情况。因此，假使在MOS晶体管的制造期间内没有表面加强、耗尽、或临界调整的实施步骤，此MOS晶体管则称为“原生”。换句话说，原生晶体管的通道范围是直接形成在阱的表面，而在阱形成后没有执行离子注入或扩散。原生或无注入NMOS晶体管的临界电压实质上接近于0V或实质上等于0V。另一方面，原生或无注入PMOS晶体管的临界电压一般落在介于大约-1.6V至-1.8V之间的范围内。为了产生接近0V的临界电压，在阱形成后执行一或多个离子注入步骤，以提高PMOS晶体管的临界电压。在一些情况下，可执行一或多个临界调整注入步骤，以提高PMOS晶体管的临界电压使其落在介于大约04V至+0.4V之间的范围。在一较佳的情况下，离子注入的PMOS晶体管的临界电压可实质上接近于0V或实质上等于0V。
根据上文叙述，原生NMOS晶体管33的临界电压实质上接近于0V或实质上等于0V。在节点N30的位准偏移效应影响降低或可被忽略。当取样维持放大器3实施在一低电压应用中且位准移位效应发生在节点N30时，输出信号OUT的电压位准可落在对于后续电路而言的适当的范围内，使的后续电路可正常地操作。
图4表示根据本发明另一实施例的取样维持放大器。参阅图4，取样维持放大器4包括取样维持电路4a与缓冲电路4b。在此实施例中，取样维持电路4a包括开关装置40与电容器41，而缓冲电路4b包括电流源42与原生PMOS晶体管43。开关装置40接收输入信号IN，且受控于控制信号S_C以被关闭或导通。电容器41耦接于节点N40与接地端GND之间。原生PMOS晶体管43的栅极耦接节点N40、其漏极耦接接地端GND，且其源极耦接输出节点N41，其中，输出节点N41提供输出信号OUT。电流源42耦接于输出节点N41与供电电源VDD之间。在一低电压应用中，供电电源VDD所提供的电压实质上落在介于大约1.0V至1.2V之间的范围内或者大约等于1.2V。同样地，原生PMOS晶体管43的临界电压实质上接近0V或实质上等于0V。在节点N40的位准偏移效应影响降低或可被忽略。当取样维持放大器4实施在一低电压应用中且位准移位效应发生在节点N40时，输出信号OUT的电压位准可落在对于后续电路而言的适当的范围内，使的后续电路可正常地操作。
在上述实施例，图3与图4的取样维持电路3a与4a仅为一个例子。在应用时，取样维持电路的电路系统可根据需求来决定。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求所界定范围为准。