具有减小的反向泄漏的3D读/写单元及其制造方法 相关专利申请的交叉参考
本申请要求2007年6月29日提交的序列号为11/819,895和11/819,989的美国专利申请的权益，所述美国申请的全部内容作为参考并入本文。
【技术领域】
本发明涉及非易失性存储器装置以及制造该装置的方法。
背景技术
非易失性存储器阵列即使在断开对器件的供电时也能保持其存储的数据。在一次性可编程阵列中，每个存储器单元被形成为初始的未编程状态，并且可以被转换到已编程状态。这种改变是永久性的，并且这种单元是不可擦除的。在其他类型的存储器中，存储器单元是可擦除的，并且可以被重重写入多次。
单元还可以改变每个单元可以实现的数据状态的数量。数据状态可以通过改变所述单元的可被检测的一些特性而被存储，所述特性例如为在指定施加电压下或所述单元内的晶体管的阈值电压下流经所述单元的电流。数据状态是单元的独特值，例如数据‘0’或数据‘1’。
一些用于获得可擦除或多状态的单元的方案是复杂的。例如，浮栅和SONOS(硅‑氧化物‑氮化物‑氧化物‑硅)存储器单元通过存储电荷操作，其中存储的电荷的存在、缺失或数量改变晶体管阈值电压。这些存储器单元是三端装置，其相对难于制造并且在当代集成电路为竞争力所需的非常小的尺寸下操作。
其他存储器单元通过改变例如硫族化物(chalcogenide)等相关外来材料的电阻率而进行操作。硫族化物使用起来困难并且可能对大多数半导体生产设施都是挑战。
具有可擦除或多状态的存储器单元的非易失性存储器阵列将提供实质性的优点，所述可擦除或多状态的存储器单元使用传统半导体材料形成，其结构易于被缩小到很小的尺寸。
【发明内容】
本发明的一个实施例提供了一种非易失性存储器装置，其包括半导体二极管控向元件以及半导体读/写转换元件。
本发明的另一个实施例提供了一种非易失性存储器装置，其包括半导体二极管控向元件、半导体电阻器读/写转换元件、位于所述控向元件和所述转换元件之间的至少一个导电层、电接触所述控向元件的第一电极；以及电接触所述转换元件的第二电极。所述读/写转换元件、所述至少一个导电层和所述控向元件串联布置在所述第一电极和所述第二电极之间的柱中。
本发明的另一个实施例提供了一种非易失性存储器装置，其包括半导体二极管控向元件、半导体读/写转换元件、位于所述控向元件和所述转换元件之间的至少一个导电层，以及将所述读/写转换元件从第一电阻率状态转换到与该第一电阻率状态不同的第二电阻率状态的装置，并且该装置还用于将所述读/写转换元件从第二电阻率状态转换到第一电阻率状态。
本文所述的本发明的每个方面和实施例均可以独立地使用或被相互结合使用。现在将参考附图说明优选方面和实施例。
【附图说明】
图1是说明了在存储器阵列中的各存储器单元之间的电隔离需要的电路图。
图2和图6是根据本发明的优选实施例形成的存储器单元的透视图。
图3是包括图2中的存储器单元的存储器级的一部分的透视图。
图4a‑4d是说明了根据本发明的实施例形成的存储器级的形成进程的侧横截面图。
图5a‑5d是说明了根据本发明的实施例的可替换二极管构造的示意性侧横截面图。
【具体实施方式】
已知的是，由掺杂多结晶硅或多晶硅形成的电阻器的电阻可以通过施加电脉冲被修整，使其在稳定的电阻状态间调节。这种可修整的电阻器已经被用作集成电路中的元件。
然而，在非易失性存储器单元中使用可修整的多晶硅电阻器来存储数据状态并不是常规方法。制造多晶硅电阻器的存储器阵列存在许多困难。如果电阻器在大型交叉点阵列中被用作存储器单元，则当电压被施加到选定的单元时，将在遍布所述阵列的半选定和未选定的单元中存在不期望的泄漏。例如，参考图1，假设电压被施加到位线B和字线A之间以设置、重置或感测选定的单元S。期望电流流过选定的单元S。然而，一些泄漏电流可以在可替换的路径上流动，例如在位线B和字线A之间经过未选定的单元U1、U2和U3。可以存在许多这样的可替换的路径。
在本发明的一个实施例中，通过将每个存储器单元形成为包括二极管和电阻器的二端装置或二端器件，可以极大地减小泄漏电流。二极管具有非线性I‑V(伏安)特性，在导通电压之下允许非常小的电流流过并且在导通电压之上允许大致较大的电流流过。一般地，二极管还用作在一个方向上比在另一个方向上更易于电流流过的单向阀。因此，只要所选定的偏置方案是确保仅所选定的单元承受高于导通电压的正向电流，则沿非期望路径(例如图1中的U1‑U2‑U3潜通路)的泄漏电流可以被极大地减小。
在本发明的实施例中，通过施加适当的电脉冲，由半导体材料形成的存储器元件(例如二极管控向元件和作为读/写转换元件的半导体电阻器)可以实现两个或更多个稳定的电阻率状态。转换元件被串联定位，但优选为与二极管控向元件去耦。优选地，所述转换元件通过一个或多个导电层与所述控向元件去耦，导电层例如为金属(Ti、W等)、金属硅化物或氮化钛层，所述导电层位于转换元件和控向元件之间。所述转换元件、控向元件和导电性去耦层串联布置形成非易失性存储器单元。转换元件优选为包括无定形的、多结晶或无定形和多结晶相结合的IV族半导体电阻器。然而，还可以使用例如高电阻率二极管等其他转换元件。控向元件优选为包括结晶的、低电阻率多晶IV族半导体二极管。
半导体电阻器材料可以从初始第一电阻率状态转换为不同的电阻率状态，之后，基于施加适当的电脉冲可以返回到第一电阻率状态。例如，第一状态可以是比第二状态的电阻率更高的电阻率状态。可替换地，第二状态可以是比第一电阻率状态的电阻率更低的电阻率状态。所述存储器单元可以具有两个或更多个数据状态并且可以是一次性可编程或可重写的。
如所述，在存储器单元中的导体之间包括二极管允许该半导体单元形成在高密度的交叉点存储器阵列中。之后，在本发明的优选实施例中，多结晶和/或无定形半导体存储器元件由串联的去耦二极管和电阻器构成。
图2说明了根据本发明的优选实施例形成的存储器单元2。底部导体12由例如为钨的导电材料形成，并且在第一方向上延伸。阻挡层和粘合层可以包括在底部导体12中。存储器单元2包含多晶/多结晶半导体二极管4。二极管4优选具有底部重掺杂n型区域；非有意掺杂的本征区域；以及顶部重掺杂p型区域；然而这种二极管的定向可以被反转。无论其定向如何，这种二极管均被称作p‑i‑n型二极管。存储器单元还包含一个或多个导电性“去耦器”层6以及无定形和/或多晶半导体电阻器8。单元2中元件的次序可以反转，并且电阻器8可以定位在单元的底部上，且二极管4可以定位在单元的顶部上。此外，单元2可以相对于衬底水平定位而非垂直定位。顶部导体16可以与底部导体12以相同的方式形成并且与底部导体12具有相同的材料，并且该顶部导体16在与第一方向不同的第二方向延伸。多晶半导体二极管4被垂直置于底部导体12和顶部导体16之间。多晶半导体二极管4优选为以低电阻率状态形成。电阻器8优选但不必须以高电阻率状态形成。这种存储器单元可以形成在适当的衬底上，例如形成在单晶硅晶片上。图3示出了形成在交叉点阵列中的这种装置或器件的存储器级的一部分，其中单元2被置于底部导体12和顶部导体16之间。如图2和图3所示，二极管和电阻器优选为具有大致圆柱形形状。多个存储器级可以堆叠在衬底上以形成高密度单片三维存储器阵列。
优选地，存储器单元2不包括任何额外的有源装置或器件，例如晶体管或电容器。然而，如果需要，则存储器单元2可以包含任意无源装置或器件，例如熔丝、反熔丝、电荷存储材料或相变材料。如下所述，所述存储器单元还可以包含围绕二极管和电阻器的绝缘材料以及其他任意层。
在本讨论中，半导体材料的非有意掺杂的区域被描述为本征区域。然而，本领域技术人员将理解，本征区域实际上可以包括低浓度p型或n型掺杂剂。掺杂剂可以从相邻区域扩散到本征区域中，或者由于来自更早的沉积的污染物在沉积期间呈现在沉积腔室中。将进一步理解的是，沉积的本征半导体材料(例如硅)可以包括使得其表现为轻n型掺杂的缺陷。使用术语“本征”来描述硅、锗、硅‑锗合金或一些其他半导体材料不意味着暗示该区域不包含其他掺杂剂，也不意味着这样的区域是理想的电中性的。
所述存储器单元包括读/写存储器单元，例如可重写存储器单元。通过响应于施加的偏置(即脉冲)而从第一电阻率状态转换到与该第一电阻率状态不同的第二电阻率状态，电阻器8用作所述存储器单元的读/写元件，如以下更详细的说明。
在本讨论中，从较高电阻率的未编程状态到较低电阻率的已编程状态的变换将被称为设置变换，其受到设置电流、设置电压或设置脉冲影响，而从较低电阻率的已编程状态到较高电阻率的未编程状态的反向变换将被称为重置变换，其由重置电流、重置电压或重置脉冲影响。较高电阻率的未编程状态对应于“1”存储器状态，而较低电阻率的已编程状态对应于“0”存储器状态。
例如硅等掺杂的多晶或微晶半导体材料的电阻率可以通过施加适当的电脉冲在稳定状态之间改变。一般地，施加到处于正向偏置下的二极管的设置脉冲(其足以将电阻器的半导体材料从给定的电阻率状态转换到较低的电阻率状态)将比相应的重置脉冲(其将相同的半导体材料从较低的电阻率状态转换到较高的电阻率状态)具有较低的电压幅值并且将比重置脉冲具有更长的脉冲宽度。
通过选择适当的电压，构成电阻器的半导体材料的设置或重置可以在不转换二极管的电阻率状态的情况下实现。优选地，电流以正向方向流经二极管4(即施加正向偏置)以用于电阻器8的设置和重置变换。连接到电极12、16的一个或多个传统驱动器电路可以用于将单个或多个电脉冲施加到读/写转换电阻器元件8以编程和读出存储器单元2。
因此，在使用中，存储器单元2的读/写转换电阻器元件8响应于施加的电脉冲从第一电阻率状态转换到与第一电阻率状态不同的第二电阻率状态。如果需要，第二电脉冲的施加可以将读/写转换电阻器元件8从第二电阻率状态转换回到第一电阻率状态和/或转换到与第一和第二电阻率状态不同的第三电阻率状态。然而，二极管控向元件4不响应于施加的第一电脉冲从第一电阻率状态转换到第二电阻率状态。例如，二极管控向元件4可以形成为低电阻率状态，该低电阻率状态不响应于施加的电脉冲改变，而读/写转换电阻器元件8形成为高电阻率状态，该高电阻率状态响应于施加的电脉冲而改变。
如以下更为详细的说明，存储器单元包括金属硅化物层，例如硅化钛层、锗化钛层或硅‑锗化钛层，其具有C49相，与二极管4物理接触。硅化物层作为用于半导体二极管4的结晶模板从而使二极管制造为低电阻率状态。在不期望被特定理论束缚的情况下，二极管的低电阻率被认为是接触结晶模板而结晶的多晶半导体材料的较大结晶粒度的结果。例如通过接触硅化物模板而结晶的形成为低电阻率状态的二极管被认为将不会响应于二极管两端的正向偏置的施加而转换到高电阻率状态。相反，电阻器8优选为不接触硅化物模板形成并且形成为相对较高的电阻率状态。因此，电阻器8可以通过在串联布置的二极管和电阻器两端施加正向偏置而转换到较低的电阻率状态。
Herner等人于2006年6月8日提交的名为“Nonvolatile MemoryCell Operating by Increasing Order in Polycrystalline SemiconductorMaterial”的美国专利申请No.11/148,530以及Herner于2004年9月29日提交的名为“Memory Cell Comprising a Semiconductor JunctionDiode Crystallized Adjacent to a Silicide”的美国专利申请No.10/954,510均为本发明的受让人所有并且作为参考并入本文，这些申请描述了邻近适当的硅化物的多晶硅结晶影响多晶硅的特性。某些金属硅化物，例如硅化钴和硅化钛，具有与硅的结构非常接近的晶格结构。当无定形硅或微晶硅在接触这些硅化物中的一种硅化物而结晶时，硅化物的晶格在结晶期间为硅提供模板。产生的多晶硅将是高度有序的并且缺陷相当少。当用电导率增强掺杂剂掺杂时，这种高质量的多晶硅在形成后具有相当高的导电性。
在施加转换脉冲后，施加例如1.5‑2伏特的较小读出脉冲并且测量在读出电压下流经二极管和电阻器的电流，该电流被称为读出电流。随着转换脉冲的电压在后续脉冲中增大，在给定读出电压下的后续读出电流发生改变。因此，本发明的实施例中的存储器单元的独特数据状态对应于构成电阻器的多晶或微晶半导体材料的电阻率状态，当施加读出电压时，所述独特数据状态通过检测流经存储器单元(在顶部导体16和底部导体12之间)的电流而进行区分。优选地，在任一个独特数据状态下和任何一个不同的独特数据状态下流动的读出电流之间至少差二倍，以允许易于检测到各状态之间的差异。在较低的电阻率电阻器设置状态下经过存储器单元的读出电流高于在较高的电阻率电阻器重置状态下经过存储器单元的读出电流。存储器单元可以用作一次性可编程单元或可重写存储器单元，并且可以具有两个、三个、四个或更多个独特数据状态。所述单元可以任意顺序从其任意数据状态转换到其任意其他数据状态。写入、读出和擦除存储器单元的示例提供在2006年7月31日提交的美国申请序列号为11/496,986的专利申请中，其是2005年9月28日提交的美国申请序列号为11/237,167的专利申请和2007年3月30日提交的美国申请序列号为11/693,845的专利申请的继续申请，并且全部这些专利申请以其全部内容作为参考并入本文。
至此，讨论了施加适当的电脉冲以将半导体材料的电阻器从一个电阻率状态转换到不同的电阻率状态，从而在两个独特数据状态之间转换存储器单元。实践中，这些设置和重置步骤可以是迭代的处理(iterative process)。如所述，在相邻数据状态下读取期间的电流之间的差值优选为至少相差二倍，在许多实施例中，可以优选地为每个数据状态建立电流范围，这些电流范围相隔三倍、五倍、十倍或更多。然而，在一些情况下，在施加电脉冲后，读出电流可能不在期望范围内，即半导体材料的电阻器的电阻率状态比预期的更高或更低。在施加了电脉冲以将存储器单元转换到期望数据状态后，该存储器单元可以被读出以确定是否达到了期望数据状态。如果未达到期望数据状态，则施加额外的脉冲。额外的一个或多个脉冲可以具有比原始脉冲更高或更低的幅值(电压或电流)，或者具有比原始脉冲更长或更短的脉冲宽度。在额外的设置脉冲后，所述单元被再次读出，之后设置或重置脉冲被适当地施加直至读出电流处于期望范围内。在例如包括二极管和电阻器的存储器单元等二端器件中，可能有利的是读出以校验设置或重置并且在需要时进行调节。
制造存储器单元的示例性方法
以下将详细说明单个存储器级的制造。额外的存储器级可以被堆叠，每个存储器级单片地形成在其下面的存储器级之上。在本实施例中，多晶和/或无定形半导体电阻器将用作可转换的存储器元件并且二极管将用作控向元件。
参考图4a，存储器的形成开始于衬底100。这种衬底100可以是本领域中公知的任何半导体衬底，例如单晶硅、例如硅锗或硅‑锗‑碳等IV‑IV族化合物、III‑V族化合物、II‑VII族化合物、在所述衬底之上的外延层或其他任意半导体或非半导体材料。所述衬底可以包括制作于其中的集成电路。
绝缘层102形成在衬底100之上。该绝缘层102可以是氧化硅、氮化硅、高介电薄膜、Si‑C‑O‑H薄膜或任意其他适当的绝缘材料。
第一导体200(即图2中所示的较低的电极12)形成在衬底和绝缘体之上。在绝缘层102和导电层106之间可以包括粘合层104以帮助导电层106粘合到绝缘层102。如果覆层的导电层是钨，则氮化钛优选为粘合层104。
将被沉积的下一层是导电层106。导电层106可以包括本领域公知的任意导电材料，例如钨或其他材料，包括钽、钛、铜、钴或它们的合金。
一旦将形成导电轨(conductor rail)的全部层均被沉积，则所述层将使用任意适当的掩模和蚀刻工艺被图案化和蚀刻，以形成大致平行的、大致共面的导体200，如图4a中的剖视图所示。在一个实施例中，光致抗蚀剂或光刻胶被沉积，通过光刻技术被图案化并且这些层被蚀刻，并且之后使用标准工艺技术去除光致抗蚀剂。替代地，导体200可以用镶嵌法(Damascene)形成。
之后介电材料108被沉积在导电轨200之上和导电轨200之间。介电材料108可以是任意公知的电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，二氧化硅被用作介电材料108。
最后，去除导电轨200的顶部上的多余的介电材料108，暴露出被介电材料108隔开的导电轨200的顶部，并且留下大致平坦的表面109。所产生的结构如图4a所示。这种去除溢出的介电材料以形成平坦表面109的工艺可以由本领域公知的任意工艺执行，例如化学机械平坦化或平面化(CMP)或回蚀工艺。可以有利地使用的回蚀技术在Raghuram等人于2004年6月30日提交的名为“NonselectiveUnpatterned Etchback to Expose Buried Patterned Features”的美国申请No.10/883，417中加以描述并且作为参考并入本文。在此阶段，多个基本平行的第一导体以第一高度形成在衬底100之上。
其次，参考图4b，立柱将形成在完成的导电轨200之上(为了节省空间，在图4b中未显示衬底100，但假设该衬底100存在)。优选地，阻挡层110在导电轨平坦化之后作为第一层沉积。任意适当的材料均可以被用在阻挡层中，包括氮化钨、氮化钽、氮化钛或这些材料的组合。在优选实施例中，氮化钛被用作阻挡层。在阻挡层是氮化钛的情况下，其可以与前述粘合层以相同的方式被沉积。
之后，沉积将被图案化为柱的半导体材料。该半导体材料可以是硅、锗、硅锗合金或其他适当的半导体或半导体合金。为了简化，本说明书将半导体材料称为硅，但可以理解本领域技术人员可以取而代之地选择其他任意适当的材料。优选地，所述半导体材料沉积为相当高的电阻性无定形或多晶(其包括微晶)状态。
在优选实施例中，所述柱包括半导体结型二极管。本文中使用的术语结型二极管指具有非欧姆导电性质的半导体器件，其具有两个端电极，并且由在一个电极处为p型且在另一个电极处为n型的半导体材料制成。示例包括：p‑n型二极管和n‑p型二极管，其具有相接触的p型半导体材料和n型半导体材料，例如齐纳二极管；和p‑i‑n型二极管，在p‑i‑n型二极管中，本征(未掺杂)半导体材料介于p型半导体材料和n型半导体材料之间。
底部重掺杂区域112可以由本领域已知的任意沉积和掺杂方法形成。硅可以被沉积并且之后被掺杂，但优选为通过在硅沉积期间流入提供n型掺杂剂原子(例如磷)的施主气体进行原位掺杂。重掺杂区域112的厚度优选为在约10nm至约80nm之间。
本征层114可以由本领域已知的任意方法形成。层114可以是硅、锗或者硅或锗的任意合金并且具有约110nm至约330nm之间的厚度，优选为约200nm。
参考图4b，刚刚沉积的半导体层114和112连同下层的阻挡层110一起被图案化并蚀刻以形成柱300。柱300应该具有与下面的导体200大致相同的节距或间距(pitch)和大致相同的宽度，从而使每个柱300均形成在导体200的顶部上。可以允许一定的不对准或误差。如以下将详细说明的，柱300图案化和蚀刻步骤还可以被延迟直至在进一步的器件制造工艺中执行。
柱300可以使用任意适当的掩模和蚀刻工艺形成。例如，光致抗蚀剂可以被沉积，使用标准的光刻技术进行图案化，并且被蚀刻，之后光致抗蚀剂被去除。可替换地，一些其他材料(例如二氧化硅)的硬掩模可以形成在半导体层堆叠的顶部，其中顶部上具有底部抗反射涂层(BARC)，之后被图案化和蚀刻。类似地，介电抗反射涂层(DARC)可以被用作硬掩模。
Chen于2003年12月5日提交的名为“Photomask Features withInterior Nonprinting Window Using Alternating Phase Shifting”的美国申请No.10/728,436或Chen于2004年4月1日提交的名为“PhotomaskFeatures with Chromeless Nonprinting Phase Shifting Window”的美国申请No.10/815312中描述的光刻技术可以有利地用于执行用以形成根据本发明的实施例的存储器阵列的任意光刻步骤，这两个申请均由本发明的受让人所有，并且其内容作为参考并入本文。
柱300的间距和宽度可以按需变化。在一个优选实施例中，柱的间距(自一个柱的中心到下一个柱的中心的距离)约为300nm，柱的宽度在约100nm和约150nm之间变化。在另一个优选实施例中，柱的间距约为260nm，柱的宽度在约90nm至130nm之间变化。一般地，柱优选地具有大致圆柱形形状，其中圆形或大致圆形的横截面具有小于等于250nm的直径。“大致圆柱形”的元件是横截面大致为圆形的元件，更特别地，横截面的周长的任何一部分均不是整齐/直(straight)的边缘，所述任何一部分的长度比经横截面区域的质心测量的最长尺寸的百分之五十更长。显然，整齐边缘在分子级别上不再“整齐”，并且可以具有微小不规则。有关系的是圆滑度，如美国专利6,952,030中所述，其作为参考结合于此。
介电材料108沉积于半导体柱300之上和半导体柱300之间，填充柱间的间隙。介电材料108可以是任意已知的电绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。在优选实施例中，二氧化硅被用作绝缘材料。
接下来，去除柱300顶部上的介电材料，暴露出被介电材料108隔开的柱300的顶部，并且留出大致平坦的表面。这种去除溢出的电介质的工艺可以由本领域已知的任意工艺执行，例如CMP或回蚀工艺。介电层108被平坦化或平面化从而使其围绕柱300的半导体区域。在CMP或回蚀后，执行离子注入，形成重掺杂p型顶部区域116。p型掺杂剂优选为硼或BF
2。这种注入步骤完成二极管111的形成，如图4b所示(相同的二极管在图2中标号为“4”)。可替换地，区域116可以在柱图案化步骤之前被沉积为层114上的层，而非注入到层114中。图4b中显示的所产生的结构同样示意性地显示在图5a中。
图5b‑5d说明了二极管结构的其他变换。在图5a和图5b的二极管中，底部区域112是N+(重掺杂n型硅)，并且顶部区域116是P+。在图5c和图5d的二极管中，底部区域112是P+并且顶部区域116是N+。在图5a和图5c中，中间区域114是N‑，同时在图5b和图5d中，中间区域114是P‑。中间区域可以有意地被轻掺杂或者其可以是本征或非有意掺杂的。未掺杂的区域将不是理想的电中性的并且通常具有使其表现为好像被轻度n掺杂或p掺杂的缺陷或污染物。这种二极管可以被视为p‑i‑n型二极管。因此，可以形成P+/N‑/N+、P+/P‑/N+、N+/N‑/P+或N+/P‑/P+二极管。
参考图4c，下一个任意介电氧化物、氮化物或氮氧化物层118可以形成在重掺杂区域116上。如下所述，层118将在硅化钛层124(但一般不是其他金属硅化物层)形成期间被还原。可替换地，层118可以被省略。例如，任意二氧化硅层118通过在约600℃至约850℃下氧化重掺杂区域116的顶部的硅约20秒至约2分钟而生长，形成约1nm至约5nm之间的二氧化硅。优选地，氧化物层或氧化层118通过将晶片在约800度下暴露在含氧环境中约1分钟而形成。取而代之地，层118可以被沉积。
之后，沉积硅化物形成金属(silicide‑forming metal)的层120。用于此目的的硅化物形成金属优选为包括钛或钴。本示例将说明使用钛来形成层120，但应理解的是可以使用其他材料。
钛层120被沉积为任意适当的厚度，例如在约1nm至约20nm之间，优选为在约10nm至约15nm之间，最优选为约10nm。为了避免钛层120的氧化，氮化钛层122被沉积，优选为约30nm厚。层120和122可以通过任意传统方法沉积，例如通过溅射沉积。
在约600℃至约800℃之间执行约10秒至约2分钟的退火，优选为在约650度至约750度之间，最优选为约670度下进行约20秒，例如在氮中。退火用于还原氧化物层118并且用于使钛层120与重掺杂区域116反应，在反应中钛层120覆盖重掺杂区域116以形成硅化钛。在钛层120和重掺杂区域116的硅之间的氧化物层118被基本完全还原。如果氧化物层118被沉积而非生长，则氧化物层118的其余部分(在半导体柱300的顶部之间，覆盖介电填料108)将被保留。
在传统自对准硅化物(salicide)工艺中，氮化钛层122和未反应的钛可以在选择性的湿法蚀刻中剥除，留下硅化钛层124，每个硅化钛层124形成在结型二极管之一的顶部上的圆盘形区域中，如图4d所示。此后，例如新的氮化钛层等一个或多个去耦器导电层6(如图2中所示)被沉积在硅化物层124上。可替换地，未反应的钛层120部分和氮化钛盖层122在硅化物层124形成后不被去除，而是留在器件中以作为去耦器导电层6。
在优选实施例中，在退火期间形成的硅化钛结构或部件124包括C49相的硅化钛。如果退火温度保持在700摄氏度以下，能够获得的C49相具有或大或小尺寸的硅结构，或者如果退火温度保持在700摄氏度以上，则所述硅结构的尺寸为0.25微米或更小。因此，二极管的直径优选为0.25微米或更小以在高于700摄氏度的退火温度形成硅化钛的C49相。这种相由于在结晶过程中与无定形硅的晶格匹配而被需要。相反，较大的特征(比0.25微米的空间尺寸更大)将允许硅化钛在高于700摄氏度的后续退火期间作为硅化钛的C54相。即使C54相提供低电阻率(这是集成电路制造中高度期望的)，其也不提供无定形或多晶硅的结晶工艺期间的良好的晶格匹配。因此，C49相的硅化钛允许晶粒生长的最大增强并且由此通过作为二极管的半导体材料的结晶模板而允许较低的二极管电阻率。
如所述，在本示例中，假设钛用于硅化物形成金属层120，但可以替代地使用包括钴等其他材料。因此，硅化钛层124可以替换为其他一些硅化物，例如硅化钴。
在优选实施例中，结型二极管是沉积的无定形硅并且接触硅化物层124结晶形成较大晶粒的低电阻率多晶硅。所述结晶可以发生在硅化物124形成期间和/或存储器单元完成后的单独的结晶退火期间。所述单独的结晶退火可以在高于约600℃的温度进行1分钟或更长时间，例如在650‑850℃进行2分钟到24小时，这取决于期望的结晶度。较低的温度可以用于锗和硅锗二极管材料。硅化物层124有利地用于减小结型二极管的阻抗，但其可能不需要存在于完成的器件中。在可替换的实施例中，在形成结型二极管上的硅化物层之后，硅化物层可以被去除。
在形成一个或多个导电去耦器层120、122和/或124后，将被图案化成电阻器8的半导体材料被沉积在导电层上。将被图案化成电阻器8的半导体材料层的厚度可以约为10nm至约40nm，例如约为20nm厚。所述半导体材料可以是硅、锗、硅锗合金或其他适当的半导体或半导体合金。为了简化，本说明书将半导体材料称为硅，但应理解的是本领域技术人员可以取而代之地选择任意其他这些适当的材料。优选地，半导体材料被沉积为相当高的电阻性无定形或结晶(其中包括微晶)状态。优选地，半导体材料被沉积在例如氮化钛122等导电材料上，该导电材料不作为结晶模板。因此，在结晶退火期间，与结晶模板材料124接触的二极管4被结晶为比不接触结晶模板材料124的电阻器8具有更低的电阻率、更大的晶粒度状态。
电阻器8的材料优选但不必须为本征(未掺杂)半导体材料或轻掺杂半导体材料(具有低于1×10
17cm
‑3的p型或n型掺杂剂浓度)。如果电阻器材料是轻掺杂的，则其可以通过本领域公知的任意沉积和掺杂方法形成。硅可以被沉积并且之后被掺杂，但优选为通过在硅沉积期间流入提供p型或n型掺杂剂原子(例如硼或磷)的施主气体进行原位掺杂。
去耦器6和/或电阻器8层随后被图案化以形成柱300的上部。该图案化可以包括与如上所述用于将二极管4图案化成柱300的下部的光刻和蚀刻步骤分离的光刻和蚀刻步骤。
在可替换的实施例中，去耦器6和电阻器8层可以在相同的光刻和蚀刻步骤中被图案化为二极管4层以在一个图案化步骤中形成柱300。在本实施例中，柱300光刻和蚀刻步骤被延迟直至电阻器8层被沉积。介电材料108的形成和平坦化在形成柱300之后执行。如果需要，用于形成硅化物124的硅化步骤和/或二极管结晶退火步骤可以被延迟直至包括电阻器8部分的整个柱300被图案化后。在这种情况下，氮化钛层122作为用于形成硅化物层124的上盖层和位于二极管4和电阻器8之间的去耦器层6。
图6说明了完成的存储器单元。顶部导体400(即图2中所示的上部电极16)可以以与底部导体200相同的方式形成，例如通过沉积粘合层420和导电层或导电性层422的方式形成，该粘合层420优选为氮化钛，并且导电层422优选为钨。之后，使用任意适当的掩模和蚀刻技术来图案化和蚀刻导电层422和粘合层420以形成大致平行、大致共面的导体400，如图6所示，该导体400垂直于导体200延伸。在优选实施例中，光致抗蚀剂或光刻胶被沉积，通过光刻技术被图案化并且所述层被蚀刻，以及之后使用标准处理技术将所述光致抗蚀剂去除。如果需要，粘合层420可以与柱300一起图案化并且可以仅定位在柱300上，同时导电层422包括轨，该轨接触每个柱300上的粘合层420的每个部分。
接下来，介电材料(未示出)被沉积在导电轨400之上和导电轨400之间。所述介电材料可以是任意已知的电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，氧化硅被用作此介电材料。
已描述了第一存储器级的形成。额外的存储器级可以形成在此第一存储器级之上以形成单片三维存储器阵列。在一些实施例中，导体可以在各存储器级之间共享，即顶部导体400将用作下一个存储器级的底部导体。在其他实施例中，在图6中的第一存储器级之上形成层间电介质(未示出)，该层间电介质的表面被平坦化，并且第二存储器级的构造开始于此平坦化的层间电介质而没有共享的导体。
单片三维存储器阵列是一种多个存储器级形成在单个衬底之上的阵列，而不具有中间衬底，所述衬底例如为晶片。形成一个存储器级的层被沉积或直接生长在已有的一个级或多个级的层之上。相反，堆叠的存储器通过在分离的衬底上形成存储器级并且将各存储器级相互叠置(atop)粘合而构造，如Leedy的名为“Three dimensional structurememory”的美国专利No.5,915,167中所描述的那样。所述衬底可以在键合前减薄或从存储器级中去除，但是由于存储器级初始形成在分离的衬底之上，因此这种存储器不是真正的单片三维存储器阵列。
单片三维存储器阵列在以下专利或专利申请中说明：Johnson等人的名为″Vertically stacked field programmable nonvolatile memoryand method of fabrication″的美国专利No.6,034,882；Johnson的名为″Vertically stacked field programmable nonvolatile memory and method offabrication″的美国专利No.6,525,953；Knall等人的名为″ThreeDimensional Memory Array and Method of Fabrication″的美国专利No.6,420,215；Herner的2002年3月13日提交的名为″Silicide‑SiliconOxide‑Semiconductor Antifuse Device and Method of Making，″的美国申请序列号为No.10/095,962的美国申请；Vyvoda等人2002年6月27日提交的名为″Electrically Isolated Pillars in Active Devices，″的美国专利申请序列号为No.10/185,507的专利申请；Vyvoda的2003年5月19日提交的名为″Rail Schottky Device and Method of Making″的美国专利申请序列号为No.10/440,882的专利申请；以及Cleeves等人2003年12月5日提交的名为″Optimization of Critical Dimensions and Pitch ofPatterned Features in and Above a Substrate，″的美国专利申请序列号为No.10/728,451的专利申请，以上全部申请均转让给本发明的受让人并且作为参考结合于此。
本文在形成于衬底之上的单片三维存储器阵列的背景下说明了本发明的一个实施例。这种阵列包括形成在衬底之上的具有第一高度的至少第一存储器级和形成为具有与所述第一高度不同的第二高度的第二存储器级。在这种多级阵列中，可以在衬底之上形成三个、四个、八个或更多个存储器级。每个存储器级单片地形成在其下面的存储器级上。
形成在单片三维存储器阵列中的存储器单元具有堆叠的存储器级，但这种单元显然同样可以形成在二维阵列中。给出的示例显示了形成在结型二极管之上的硅化物层，但本领域技术人员将意识到硅化物层可以在任意位置形成：例如在结型二极管附近或其下面。可以设想很多构造。
在可替换的实施例中，电阻器8在柱300中的二极管4下面。在本实施例中，电阻器8形成在下部电极12上。去耦器导电层6形成在电阻器4上。二极管4随后形成在去耦器层6上。硅化物结晶模板层124可以接触所述二极管形成在二极管4的上面或下面。
用于形成使用镶嵌构造形成导体的类似阵列的可替换方法在Radigan等人的于2006年5月31日提交的名为“Conductive Hard Maskto Protect Patterned Features During Trench Etch”的美国专利申请No.11/444,936中进行了说明，该申请被转让给本发明的受让人并且作为参考并入本文。Radigan等人的方法可以被替代地用于形成根据本发明的阵列。
之前的详细描述仅描述了本发明可以采用的许多形式中的一些形式。为此，此详细描述的目的是为了举例说明，而无意对发明进行限制。只有所附的包括全部等价物的权利要求是用于限定本发明范围的。本文说明的全部专利、专利申请和出版物均以其全部内容作为参考并入本文。