一种存储器元件及其操作方法.pdf

本发明公开了一种存储器元件及其操作方法。存储单元包括第一电极及第二电极。存储单元还包括相变材料，其具有沿第一电极与第二电极之间的电极间电流路径串联排列的第一主动区域和第二主动区域。

1、  一种存储器元件，其特征在于，包括：
存储单元，包括第一电极、第二电极以及具有沿所述第一电极与所述第二电极之间的电极间电流路径串联排列的第一主动区域及第二主动区域的相变材料；
驱动电路，适于施加驱动电压或电流至所述存储单元以储存位，所述驱动电压或电流包括：
第一驱动电压或电流，适于通过在所述第一主动区域及所述第二主动区域内均产生高电阻条件而在所述存储单元内建立高电阻状态，以在所述存储单元内储存所述位的第一值，所述高电阻状态具有储存至少一所述主动区域处于所述高电阻条件的最小电阻，以及
第二驱动电压或电流，适于通过在所述第一主动区域及所述第二主动区域内均产生低电阻条件而在所述存储单元内建立低电阻状态，以在所述存储单元内储存所述位的第二值，所述低电阻状态具有储存所述第一主动区域和所述第二主动区域均处于所述低电阻条件的最大电阻；以及
感测电路，通过确定所述存储单元的电阻对应于所述低电阻状态或是对应于所述高电阻状态而感测所述存储单元中的所述位的值。

2、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有第一端子及第二端子的二极管，所述第一主动区域耦接于所述第一端子，且所述第二主动区域耦接于所述第二端子。

3、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有漏极端子及源极端子的晶体管，所述第一主动区域耦接于所述漏极端子，且所述第二主动区域耦接于所述源极端子。

4、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有射极端子和集极端子的双极结晶体管，所述第一主动区域耦接于所述射极端子，且所述第二主动区域耦接于所述集极端子。

5、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有射极端子和集极端子的双极结晶体管，所述第一主动区域耦接于所述射极端子，且所述第二主动区域透过所述第一主动区域耦接于所述射极端子。

6、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有射极端子和集极端子的双极结晶体管，所述第一主动区域耦接于所述集极端子，且所述第二主动区域透过所述第一主动区域耦接于所述集极端子。

7、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有漏极端子及源极端子的晶体管，所述第二主动区域透过所述第一主动区域耦接于所述源极端子。

8、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有漏极端子及源极端子的晶体管，所述第二主动区域透过所述第一主动区域耦接于所述漏极端子。

9、  根据权利要求1所述的存储器元件，其特征在于：
所述存储单元更包括存储器单元，所述存储器单元包括所述相变材料，所述第一主动区域和所述第二主动区域位于所述存储器单元内；
所述第一电极在第一接触面接触所述存储器单元，所述第一电极的宽度小于所述存储器单元的宽度，使得所述第一主动区域邻接所述第一接触面；以及
所述第二电极在第二接触面接触所述存储器单元，所述第二电极的宽度小于所述存储器单元的宽度，使得所述第二主动区域邻接所述第二接触面。

10、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括第一存储器单元以及第二存储器单元，所述第一存储器单元包括所述相变材料的一部份，所述第二存储器单元包括所述相变材料的一部份，所述第一主动区域位于所述第一存储器单元内，且所述第二主动区域位于所述第二存储器单元内。

11、  根据权利要求10所述的存储器元件，其特征在于：
所述第一存储器单元接触所述第一电极；
所述第二存储器单元接触所述第二电极；以及
所述存储单元更包括沿所述第一存储器单元和所述第二存储器单元之间的所述电极间电流路径排列的内部电极。

12、  根据权利要求11所述的存储器元件，其特征在于：
所述内部电极在第一接触面接触所述第一存储器单元且在第二接触面接触所述第二存储器单元；
所述第一存储器单元的宽度大于所述内部电极的宽度，使得所述第一主动区域邻接所述第一接触面；以及
所述第二存储器单元的宽度大于所述内部电极的宽度，使得所述第二主动区域邻接所述第二接触面。

13、  根据权利要求11所述的存储器元件，其特征在于：
所述第一电极在第一接触面接触所述第一存储器单元，所述第一电极的宽度小于所述第一存储器单元的宽度，使得所述第一主动区域邻接所述第一接触面；
所述存储单元更包括位于所述第一存储器单元上的导电电极，所述导电电极的宽度大于所述第一电极的宽度；
所述内部电极位于所述导电电极上且在第二接触面接触所述第二存储器单元，所述内部电极的宽度小于所述导电电极的宽度，使得所述第二主动区域邻接所述第二接触面。

14、  根据权利要求1所述的存储器元件，其特征在于，所述第一主动区域和所述第二主动区域位于同一平面。

15、  根据权利要求1所述的存储器元件，其特征在于，所述第一主动区域覆盖所述第二主动区域。

16、  根据权利要求1所述的存储器元件，其特征在于，所述存储单元更包括具有第一端子和第二端子的二极管，所述第一主动区域透过所述第二主动区域耦接到所述第一端子。

17、  一种存储单元的操作方法，所述存储单元包括第一电极、第二电极以及具有沿所述第一电极与所述第二电极之间的电极间电流路径串联排列的第一主动区域及第二主动区域的相变材料，其特征在于，所述方法包括：
确定要储存到所述存储单元内的位的数据值；
如果所述数据值是第一值则施加第一驱动电压或电流至所述存储单元，所述第一驱动电压或电流适于通过在所述第一主动区域及所述第二主动区域内均产生高电阻条件而在所述存储单元内建立高电阻状态，以储存所述位的所述第一值，所述高电阻状态具有储存至少一所述主动区域处于所述高电阻条件的最小电阻；
如果所述数据值是第二值则施加第二驱动电压或电流至所述存储单元，所述第二驱动电压或电流适于通过在所述第一主动区域及所述第二主动区域内均产生低电阻条件而在所述存储单元内建立低电阻状态以储存所述位的所述第二值，所述低电阻状态具有储存所述第一主动区域及所述第二主动区域均处于所述低电阻状态的最大电阻；以及
通过确定所述存储单元的电阻对应于所述低电阻状态或是对应于所述高电阻状态而确定储存于所述存储单元中的所述位的所述数据值。

18、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述确定储存于所述存储单元内的所述位的所述数据值的步骤包括施加第三驱动电压或电流至所述存储单元并检测所述存储单元内的电流，所述存储单元内的所述电流对应于储存于所述存储单元内的所述位的所述数据值。

19、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有第一端子及第二端子的二极管，所述第一主动区域耦接于所述第一端子且所述第二主动区域耦接于所述第二端子。

20、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有漏极端子及源极端子的晶体管，所述第一主动区域耦接于所述漏极端子且所述第二主动区域耦接于所述源极端子。

21、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有射极端子及集极端子的双极结晶体管，所述第一主动区域耦接于所述射极端子且所述第二主动区域耦接于所述集极端子。

22、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有漏极端子及源极端子的晶体管，所述第二主动区域透过所述第一主动区域耦接于所述源极端子。

23、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有漏极端子及源极端子的晶体管，所述第一主动区域耦接于所述源极端子且所述第二主动区域耦接于所述源极端子。

24、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有射极端子及集极端子的双极结晶体管，所述第一主动区域耦接于所述射极端子，且所述第二主动区域透过所述第一主动区域耦接于所述射极端子。

25、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有射极端子及集极端子的双极结晶体管，所述第一主动区域耦接于所述集极端子，且所述第二主动区域透过所述第一主动区域耦接于所述集极端子。

26、  根据权利要求17所述的存储单元的操作方法，其特征在于，所述存储单元更包括具有第一端子和第二端子的二极管，所述第一主动区域透过所述第二主动区域耦接于所述第一端子。

一种存储器元件及其操作方法
技术领域
本发明是关于高密度存储器元件及此元件的操作方法，基于包括硫族化合物材料在内的相变存储材料及其它可编程电阻材料。
背景技术
相变存储材料，诸如硫族化合物材料及类似材料可在集成电路中通过施加电流而在非晶态与结晶态之间进行相变。大致上非晶态的特征在于其电阻高于结晶态，这种情况可轻易地被感测而储存数据。这些属性有利于使用可编程电阻材料来形成以随机存取方式读取及写入的非易失存储器电路。
从非晶态到结晶态的变化一般是可透过低电流操作。相反地，从结晶态到非晶态的变化(在本发明中称为“复位”)一般是需要高电流来达成，包括短时间的高电流密度脉冲来熔化或击穿晶质结构，之后相变材料迅速地冷却，结束相变过程并且允许至少一部份相变材料稳定于非晶态。
在相变存储器中，通过在相变材料的主动区域内引起非晶态与结晶态之间的转换来储存数据。图1是具有二种状态中的一个(储存单个位数据)的存储单元的曲线图，其中低电阻设置(编程)状态100及高电阻复位(擦除)状态102分别具有不重叠的电阻范围。
低电阻设置状态100的最高电阻R₁与高电阻复位状态102的最低电阻R₂之间的差定义为读取范围101，电阻区隔带101用于区别处于设置状态100的存储单元与处于复位状态102的存储单元。通过确定存储单元的电阻对应于低电阻状态100或是对应于高电阻状态102来确定存储单元内储存的数据，例如通过测量存储单元电阻高于或是低于电阻区隔带101中的临界电阻值R_SA 103。
为了可靠地区别复位状态102和设置状态100，重要的是维持相对大的电阻区隔带101。然而，已经观察到处于复位状态102的某些相变存储单元可能会退化成所谓的“拖尾位(tailing bit)”效应，其中存储单元的电阻随时间提前降低到临界电阻值R_SA103以下，导致这些存储单元的数据保持问题以及位错误。错误修正编码(Error Correction Coding，ECC)可用于解决拖尾位问题，但需要以写入效率、读取速度以及芯片尺寸为代价。
因而，希望提供一种在没有ECC的情况下解决这些数据保持问题并且产生改良的数据储存效能的存储单元结构以及这些结构的操作方法。
发明内容
有鉴于此，本发明的一个目的在于提供一种存储器元件，包括存储单元，此存储单元包括第一电极、第二电极以及具有沿第一电极与第二电极之间的电极间电流路径串联排列的第一主动区域及第二主动区域的相变材料。存储器元件包括驱动电路，适于施加驱动电压或电流至存储单元以储存位。驱动电压或电流包括第一驱动电压或电流，适于通过在第一主动区域及第二主动区域内均产生高电阻条件而在存储单元内建立高电阻状态，以在存储单元内储存位的第一值。高电阻状态有一最小电阻，该最小电阻代表至少一主动区域处于高电阻条件。驱动电压或电流还包括第二驱动电压或电流，适于通过在第一主动区域及第二主动区域内均产生低电阻条件而在存储单元内建立低电阻状态，以在存储单元内储存位的第二值。低电阻状态具有储存第一主动区域及第二主动区域均处于低电阻条件的最大电阻。存储器元件还包括感测电路，以通过确定存储单元的电阻对应于低电阻状态或是对应于高电阻状态而感测位值。
本发明的另一个目的在于提供一种存储单元的操作方法，此存储单元包括第一电极、第二电极以及具有沿第一电极与第二电极之间的电极间电流路径串联排列的第一主动区域及第二主动区域的相变材料。此方法包括确定要储存于存储单元内的位的数据值。如果数据值是第一值，则施加第一驱动电压或电流于存储单元，第一驱动电压或电流适于通过在第一主动区域及第二主动区域内均产生高电阻条件而在存储单元内建立高电阻状态，以储存位的第一值。高电阻状态具有储存至少一主动区域处于高电阻条件的最小电阻。如果数据值是第二值，则施加第二驱动电压或电流，第二驱动电压或电流适于通过在第一主动区域及第二主动区域内均产生低电阻条件而在存储单元内建立低电阻状态，以储存位的第二值。此方法包括通过确定存储单元的电阻对应于低电阻状态或是高电阻状态来确定储存于存储单元内的位的数据值。
由于存储单元的高电阻状态有一最小电阻，此最小电阻代表至少一主动区域处于高电阻条件，本发明允许即便一主动区域经历拖尾位效应后仍能确定储存的数据值。因而，可以在不使用ECC的情况下显着地降低存储单元阵列的拖尾位故障率。
在阅读附图、详细描述以及权利要求范围后可以看到本发明的其它方面及优点。
附图说明
图1是具有低电阻设置状态和高电阻复位状态两种状态中的一种状态的存储单元的图形分布。
图2A至图2C是具有单个主动区域的相变材料存储器单元的三种现有技术相变存储单元的示意图。
图3A至图3E是存储器元件的现有技术结构的横截面图。
图4A、图4B、图5A、图5B显示了处于复位状态的存储单元的拖尾位效应的可能先期错误模型。
图6是处于复位状态的存储单元在烘烤过不同时间之后的测量电阻分布数据，用来显示拖尾位效应。
图7是显示第一次烘烤和第二次烘烤之后的存储单元电阻分布的三维等高图。
图8A至图8B是进一步展示拖尾位效应的随机性的电阻分布。
图9是阵列的映像图，其中映像图上的点代表第一次烘烤和第二次烘烤后的电阻比率差异大于10的存储单元的位置。
图10A至图10B是具有与开关元件串联排列的两个主动区域的存储单元的示意图。
图11A显示了具有沿电极间路径串联排列的多个主动区域的存储单元的编程方法。
图11B显示了储存于具有沿电极间电流路径串联排列的多个主动区域的选定存储单元内的单个位的感测方法。
图12是包括存储器阵列的集成电路的简化方块图，存储器阵列由适于储存一个数据位且具有串联排列的二或多个主动区域的存储单元实现。
图13显示了存储器阵列的一部份。
图14显示了1T1R存储单元的阵列的测量电阻分布以及1T2R存储单元的阵列的计算电阻分布。
图15A至图15B是进一步显示第二主动区域的保护效果的阵列映像图。
图16是1T1R和1T2R存储单元在不同温度下的阵列内存储单元的故障率随时间变化的曲线图。
图17是具有沿第一和第二电极之间的电极间电流路径串联排列的第一及第二主动区域的第一存储单元的横截面图。
图18是具有沿第一和第二电极之间的电极间电流路径串联排列的第一及第二主动区域的第二存储单元的横截面图。
图19是具有沿第一和第二电极之间的电极间电流路径串联排列的第一及第二主动区域的第三存储单元的横截面图。
图20是具有沿第一和第二电极之间的电极间电流路径串联排列的第一及第二主动区域的第四存储单元的横截面图。
图21是具有沿第一和第二电极之间的电极间电流路径串联排列的第一及第二主动区域的第五存储单元的横截面图。
图22是具有沿第一和第二电极之间的电极间电流路径串联排列的第一及第二主动区域的第六存储单元的横截面图。
【主要元件符号说明】
100：低电阻设置状态
101：电阻区隔带
102：高电阻复位状态
103：参考电阻值
200：存储单元
202：存储单元
204：存储单元
210：场效晶体管
212：双极结晶体管
214：二极管
220：存储器单元
230：位线
240：字线
312：第一电极
313：电介质间隙壁
314：第二电极
315：宽度
318：主动区域
321：宽度
322：第一电极
323：顶面
324：第二电极
328：主动区域
329：底面
331：侧壁表面
332：第一电极
334：第二电极
335：电介质间隙壁
338：主动区域
341：宽度
342：第一电极
343：顶面
344：第一电极
348：主动区域
349：底面
351：宽度
352：第二电极
353：宽度
354：第一电极
358：主动区域
400：存储单元
410：主动区域
412：顶部电极
414：底部电极
416：存储器单元
420：晶质区域
500：存储单元
510：主动区域
520：晶质区域
550：低电阻路径
800：电阻分布
810：电阻分布
820：电阻分布
830：电阻分布
840：电阻分布
1010：存取元件
1020：第一主动区域
1030：第二主动区域
1040：第一电极
1050：第二电极
1100：步骤
1110：步骤
1120：步骤
1150：步骤
1160：步骤
1170：步骤
1210：集成电路
1212：存储器阵列
1214：字线译码器
1216：字线
1218：位线译码器
1220：位线
1222：总线
1224：感测电路(感测放大器)以及数据输入结构
1226：数据总线
1228：数据输入线
1230：其它电路
1232：数据输出线
1234：控制器
1236：驱动电路电压及电流源
1330：存储单元
1332：存储单元
1334：存储单元
1336：存储单元
1340：主动区域
1342：主动区域
1344：主动区域
1346：主动区域
1354：源极线
1355：源极线终端电路
1356：字线
1358：字线
1360：位线
1362：位线
1380：电流路径
1400：电阻分布
1410：电阻分布
1420：电阻分布
1430：电阻分布
1450：参考电阻值
1700：第一存储单元
1710：内部电极
1712：宽度
1714：接触面
1716：接触面
1720：第一存储器单元
1722：主动区域
1730：第二存储器单元
1732：主动区域
1740：底部电极(第一电极)
1750：顶部电极(第二电极)
1760：导电接触接点
1770：导电介层接点
1800：第二存储单元
1810：内部电极
1812：宽度
1814：接触面
1816：接触面
1820：第一存储器单元
1822：第一主动区域
1830：第二存储器单元
1832：第二主动区域
1840：第一电极
1850：第二电极
1860：导电接触接点
1870：导电介层接点
1900：第三存储单元
1920：存储器单元
1922：第一主动区域
1926：宽度
1928：厚度
1932：第二主动区域
1940：第一电极
1942：宽度
1944：第一接触面
1950：第二电极
1952：宽度
1954：第二接触面
1960：导电接触接点
1970：导电介层接点
2000：第四存储单元
2010：内部电极
2012：宽度
2020：第一存储器单元
2022：第一主动区域
2030：第二存储器单元
2032：第二主动区域
2034：第二接触面
2040：第一电极
2042：宽度
2044：第一接触面
2050：第二电极
2060：导电接触接点
2070：电极
2100：第五存储单元
2102a：第一部份
2102b：第二部份
2120a：存储器单元
2120b：存储器单元
2122：第一主动区域
2132：第二主动区域
2140a：底部电极(第一电极)
2140b：底部电极
2150a：顶部电极
2150b：顶部电极(第二电极)
2160a：导电接触接点
2160b：导电接触接点
2170a：导电介层接点
2170b：导电介层接点
2180：线
2200：第六存储单元
2202a：第一部份
2202b：第二部份
2220a：存储器单元
2220b：存储器单元
2222：第一主动区域
2232：第二主动区域
2240a：底部电极(第一电极)
2240b：底部电极
2250a：顶部电极
2250b：顶部电极(第二电极)
2260a：导电接触接点
2260b：导电接触接点
2270a：导电介层接点
2270b：导电介层接点
2280：掺杂区域
2282：掺杂区域
2290：半导体衬底
2292：栅极
R1：最高电阻
R2：最低电阻
R_SA：参考电阻
Ridx：第一电阻指标
Ridy：第二电阻指标
具体实施方式
本发明的后续描述参照特定的结构实施例及方法。要理解，并不意图将本发明局限于具体公开的实施例及方法，而是可以使用其它特征、元件、方法以及实施例来实施本发明。描述优选实施例是为了说明本发明，而不是限制其范围。本领域熟知此项技艺者应该意识到可以对后续描述进行各种等同变化。在不同实施例中相似的元件由相似的参考标记共同表示。
图2A至图2C分别是具有相变材料存储器单元220的三种现有技术相变存储单元的示意图，相变材料存储器单元220带有单个主动区域(在图中由可变电阻表示)，并且耦接到选择元件，例如晶体管或二极管。
图2A是使用场效晶体管(field effect transistor，FET)210作为选择元件的现有技术存储单元200的示意图。在第一方向上延伸的字线240耦接到FET 210的栅极，并且存储器单元220将FET 210的漏极耦接到在第二方向上延伸的位线230。
图2B是与图2A类似的存储单元202的示意图，除了存取元件由双极结晶体管(bipolar junction transistor，BJT)212实现，而图2C是与图2A类似的存储单元204的示意图，除了存取元件由二极管214实现。
读取或写入操作可通过向字线240及位线230施加适当的电压来产生流经存储器单元220的电流来实现。所施加的电压的电平及持续时间取决于所进行的操作，例如读取操作或写入操作。
图3A至图3E是存储器单元220的现有技术结构的横截面图。
图3A是存储器单元220的第一结构的简化横截面图，此存储器单元220耦接于第一电极312及第二电极314。例如，第一电极312耦接于存取元件(诸如二极管或晶体管)的端子，同时第二电极314耦接于位线。
具有宽度315的电介质间隙壁313分隔第一电极312及第二电极314。存储器单元220的相变材料延伸过电介质间隙壁313并且接触第一电极312及第二电极314，藉此定义位于第一电极312及第二电极314之间的电极间路径，其路径长度由电介质间隙壁313的宽度315所定义。操作时，随着电流在第一电极312和第二电极314之间通过，并且流经存储器单元220，存储器单元220的相变材料的主动区域318比存储器单元220的剩余部份更快地加热。
图3B是存储器单元220的第二结构的简化横截面图，此存储器单元220耦接于第一电极322及第二电极324。存储器单元220的相变材料具有主动区域328，并且分别在顶面323及底面329接触第一电极322及第二电极324。存储器单元220的宽度321与第一电极322及第二电极324的宽度相同。
图3C是存储器单元220的第三结构的简化横截面图，此耦接于第一电极332及第二电极334，存储器单元220的相变材料具有主动区域338。第一电极332及第二电极334由电介质间隙壁335分隔。第一电极332及第二电极334以及电介质间隙壁335具有侧壁表面331。存储器单元220的相变材料位于侧壁表面331上，并且延伸过电介质间隙壁335以接触第一电极332及第二电极334。
图3D是存储器单元220的第四结构的简化横截面图，此存储器单元220耦接于第一电极342及第二电极344。存储器单元220的相变材料具有主动区域348并且分别在顶面及底面343、349接触第一电极342及第二电极344。存储器单元220的宽度341小于第一电极342及第二电极344。
图3E是存储器单元220的第五结构的简化横截面图，此存储器单元220耦接于第一电极354及第二电极352。第一电极354的宽度351小于第二电极352和存储器单元220的宽度353。由于宽度351和宽度353之间的差异，操作时，存储器单元220的相变材料中的电流密度在邻接第一电极354的区域内是最大的，导致主动区域358具有如图所示的“蘑菇”形状。
如上文所描述的，阵列中处于高电阻复位状态的某些存储单元将经历拖尾位效应，其中那些存储单元的电阻下降，导致数据保持问题及位错误。
图4和图5显示的是处于复位状态的存储单元的拖尾位效应的可能先期错误模型(possible early fail model)。由于经历拖尾位效应的存储单元的初始复位电阻很高，而小的或其它不良主动区域不被认为是可能的原因。反而，在图4和图5所示的先期错误模型中，通常非晶质主动区域内的结晶区域的随机分布在烘烤过程中成长。对于经历拖尾位效应的存储单元，结晶区域的随机排列在形成贯穿主动区域的低电阻路径之前，仅需要非常短时间的成长。
图4A显示了具有顶部电极412及底部电极414以及包括相变材料的存储器单元416的“蘑菇型”存储单元400。在复位时，存储器单元416具有大致上非晶质的主动区域410以及位于主动区域410内随机分布的晶质区域420。如图4B所示，在烘烤之后，主动区域410内的晶质区域420成长，但没有形成贯穿主动区域410的完整低电阻路径。因而，尽管图4A和图4B所示的存储单元的电阻有所下降，但不会经历拖尾位效应。
图5A和图5B显示了在主动区域510内具有随机分布的晶质区域520的存储单元500。如图5B所示，在烘烤后低电阻路径550贯穿主动区域510形成，导致图5A和图5B的存储单元经历拖尾位效应。
图6是进一步显示拖尾位效应的高电阻复位状态的存储单元的测量电阻数据的曲线图。复位状态的存储单元最初的电阻分布由标记“第一次烘烤前”的曲线所给出。如图中所看到的，在130℃下的烘烤导致某些存储单元经历拖尾位效应，随着烘烤时间的增加，处于电阻分布的低电阻尾部(曲线的最左侧部份)的存储单元数量增加。
在存储单元的第一次烘烤实验后，进行复位操作以将存储单元复位到高电阻状态，存储单元的最终电阻分布如标记“第二次烘烤前”的曲线所示，并且实质上与曲线“第一次烘烤前”相同。如从图中所看到的，在130℃下进行第二次烘烤导致数量与第一次烘烤非常近似的存储单元经历拖尾位效应。随着烘烤时间的增加，处于电阻分布的低电阻尾部的存储单元数量再次增加。
如图6所示，对于不同的烘烤时间而言，第一次烘烤及第二次烘烤后，存储单元的电阻分布非常类似。然而，如下文参照图7和图8更详细描述的，已经观察到在第一次烘烤过程中经历拖尾位效应的存储单元不必与第二次烘烤过程中经历拖尾位效应的存储单元相同，这表示在给定存储单元经历拖尾位效应是随机性发生。
图7是分别在130℃下进行第一次烘烤和第二次烘烤10小时后的存储单元电阻分布的三维等高图。
在第一次烘烤之后，基于存储单元的测量电阻为存储单元分配第一电阻指标Ridx，各个第一电阻指标Ridx与一非重叠电阻范围相关，且从最低电阻到最高电阻依序排列。
在复位操作以及第二次烘烤后，再次测量各存储单元的电阻，并基于第二次烘烤后的存储单元电阻分配第二电阻指标Ridy，其中各个第二电阻指标Ridy和对应Ridx代表同一电阻范围(例如，Ridx＝20以及Ridy＝20代表同一电阻范围)。
如图中所看到的，即便在第一次烘烤后给定Ridx中的每个存储单元的电阻处于相关的电阻范围内，但这些相同的存储单元在第二次烘烤后的电阻散布在Ridy的一定范围上。
针对给定Ridx的存储单元的所表现出来Ridy的范围展示了拖尾位效应的明显随机性。例如，具有低Ridx的某些存储单元具有高Ridy，这表示在第一次烘烤中经历拖尾位效应的某些存储单元在第二次烘烤中不经历拖尾位效应。此外，具有高Ridx的某些存储单元具有低Ridy，这表示在第一次烘烤中不经历拖尾位效应的某些存储单元在第二次烘烤中经历拖尾位效应。
拖尾位效应的随机性进一步显示于图8A中，其中显示了在130℃下进行第一次烘烤10小时后由第一电阻指标Ridx排列的512Kb阵列的存储单元的电阻分布800。
图8A还包括第一电阻指标Ridx＝20的88,221个存储单元在第二次烘烤后的Ridy电阻分布810。如图8A可以看到，分布810显示了尽管全部88,221个存储单元的电阻在第一次烘烤处于与Ridx＝20相关的电阻范围(因而没有存储单元经历拖尾位效应)，但在第二次烘烤后，相同的88,221存储单元的电阻分布810至少在Ridy＝10到Ridy＝21的范围内，其中某些存储单元经历拖尾位效应。
图8A还显示了仅使用512Kb阵列的分布800预测的第二次烘烤后的88,221个存储单元的可能性分布820。如可以在图中看到的，预测分布820与Ridx＝20的实际分布810相匹配，展示了基于现有分布可以准确地预测烘烤后的电阻分布。还展示了阵列中的拖尾位效应的随机性，因为它显示了分布以及因而拖尾位的可能性是烘烤时间的函数，并且与现有复位状态下的那些存储单元的电阻无关。
图8B的分布830显示了阵列内在第二次烘烤后电阻落在与第一次烘烤相同的电阻范围的存储单元数量。例如，分布830中数据点Ridx＝Ridy＝20的存储单元数量是第一次烘烤后电阻与Ridx＝20相关且在第二次烘烤后电阻与Ridy＝20相关的存储单元数量，其中如上文所描述的，Ridx＝20和Ridy＝20覆盖相同的电阻范围。
图8B还显示了阵列中在第二次烘烤后电阻落在与第一次烘烤相同的电阻范围的存储单元的预测分布840，分布840使用从图8A的分布800获得的可能性。预测分布840进一步展示了阵列的电阻分布以及经历拖尾位效应的存储单元的可能性是烘烤时间的函数，并且独立于现有复位状态的存储单元的电阻。
图9是阵列的映像图，其中映像图上的点代表第一次烘烤和第二次烘烤后的电阻比率差异大于10(|R1st/R2nd|＞10)的存储单元的位置。如图9可以看到的，经历这种电阻差异的存储单元在阵列内随机分布。
拖尾位效应的不规则特征导致相变存储单元阵列的数据保持问题及位错误。错误修正编码(ECC)可用于解决拖尾位问题，但可能以写入效率、读取速度以及芯片尺寸为代价。因而希望提供一种在没有ECC的情况下解决这些数据保持问题并且改良数据储存效能的存储单元结构以及此结构的操作方法。
图10A和图10B是具有沿第一和第二电极的电极间电流路径与开关元件(存取元件)串联排列的两个主动区域的存储单元的示意图，图10A和图10B的存储单元解决了上述拖尾位问题，并且使数据保持得以改良，且位错误得以降低。
图10A至图10B的存储单元包括开关或存取元件(例如二极管或晶体管)1010、第一主动区域1020及第二主动区域1030以及第一电极1040及第二电极1050。第一主动区域1020及第二主动区域1030以及开关元件1010沿第一电极1040和第二电极1050之间的电极间电流路径串联排列，使得相同的电流通过各元件。操作时，耦接于第一电极及第二电极1040、1050的驱动电路(例如，参见图12的驱动电路电压和电流源极1236)施加驱动电压或电流至存储单元以储存单个位。驱动电压或电流包括第一驱动电压或电流使得沿电极间路径流动的电流足以在第一主动区域1020及第二主动区域1030内均产生高电阻条件(非晶态)来在存储单元内建立高电阻状态以在存储单元内储存位的第一值。驱动电压或电流包括第二驱动电压或电流使得沿电极间路径流动的电流足以在第一主动区域1020和第二主动区域1030内均产生低电阻条件(结晶态)来在存储单元内建立低电阻状态以在存储单元储存位的第二值。因而，当存储单元处于高电阻复位状态时，第一主动区域1020和第二主动区域1030均产生大致上非晶(高电阻)状态，并且当存储单元处于低电阻编程状态时，第一主动区域1020和第二主动区域1030均产生到大致上晶质(低电阻)状态。
存储单元的高电阻状态具有储存至少一主动区域1020、1030处于高电阻条件的最小电阻，并且存储单元的低电阻状态具有储存第一主动区域1020和第二主动区域1030均处于低电阻条件的最大电阻。
耦接于存储单元的感测电路(例如，参见图12的感测电路1224)通过确定存储单元的电阻对应于低电阻状态还是对应于高电阻状态来感测存储单元中的位值。例如，可通过感测电路的感测放大器对比电极间路径内的电流与适当的参考电流来确定位的值。
由于存储单元的高电阻状态具有储存至少一主动区域1020、1030处于高电阻条件的最小电阻，即便一个主动区域1020、1030经历拖尾位效应，仍可确定储存于存储单元的数据值。
在图10A的存储单元中，第一主动区域1020沿开关元件1010和第二主动区域1030之间的电极间电流路径排列，同时在图10B的存储单元中，开关元件1010沿第一主动区域1020及第二主动区域1030之间的电极间电流路径排列。
由于当存储单元处于复位状态时，主动区域1020、1030均处于大致上非晶态，通过串联排列主动区域1020、1030并且使其彼此间隔，可在不使用ECC的情况下显着地降低存储单元阵列中的拖尾位故障率(在某些实例中超过10⁴)。例如，如果存储单元处于复位状态且一个主动区域经历拖尾位效应，串联排列导致另一主动区域“保护”存储单元的复位状态。因而，如果各个主动区域具有经历拖尾位效应的独立可能性P(P＜1)，串联排列二主动区域可将存储单元经历拖尾位效应的可能性降低到P²。此外，要理解存储单元经历拖尾位效应的可能性将降低，甚至是在两个(或多个)主动区域的拖尾位效应之间存在相关的情况下。
在图10A和图10B的示意图中，存储单元具有两个串联排列的主动区域。然而要理解，本发明一般包括具有二或多个串联排列的主动区域的存储单元。对于具有串联排列的N(N＞1)个主动区域的存储单元并且如果各主动区域具有经历拖尾位效应的独立可能性P(P＜1)，存储单元经历拖尾位效应的可能性降低到P^N。
图11A显示了具有沿电极间电流路径串联排列的多个主动区域的存储单元的编程方法，此方法解决了拖尾位效应的问题并且产生改良的数据保持。
在步骤1100中，确定要储存于选定存储单元内的数据位的数据值。如果要储存到存储单元内的位的数据值是第一数据值，则在步骤1110中将多个主动区域全部设置成高电阻的大致上非晶条件，以在存储单元中建立高电阻状态。反之，如果要储存到存储单元的位的数据值是第二数据值，则在步骤1120中将多个主动区域全部设置成低电阻的结晶态条件，以在存储单元中建立低电阻状态。
由于当建立存储单元的高电阻状态时全部主动区域已经设置成高电阻条件，只要至少一主动区域保持高电阻状态，主动区域的串联排列允许存储单元保持相对高的电阻。
图11B显示了具有沿电极间电流路径串联排列的多个主动区域的选定存储单元内储存的位的感测方法。如步骤1150，确定存储单元的电阻对应于高电阻状态或是低电阻状态，高电阻状态具有储存至少一主动区域处于高电阻条件的最小电阻，而低电阻状态具有储存至少全部主动区域处于低电阻条件的最大电阻。
因而，此方法允许即便某些主动区域已经经历了拖尾位效应仍可以确定储存的数据值。如果存储单元的电阻对应于高电阻状态，那么至少一主动区域处于高电阻状态且在步骤1160所感测的数据值是位的第一值。反之，存储单元的电阻使得全部主动区域处于低电阻条件，且在步骤1170所感测的数据值是第二值。
图12是包括存储器阵列1212的集成电路1210的简化方块图，存储器阵列1212由适于储存一数据位且具有串联排列的二或多个主动区域的存储单元实现。具有读取、设置以及复位模式的字线译码器1214耦接且电性连通于在存储器阵列1212中成列排列的多个字线1216。位线(行)译码器1218电性连通于在阵列1212中成行排列的多个位线1220，以读取、设置以及复位阵列1212中的相变存储单元(未图标)。地址供应至字线译码器及驱动器1214以及位线译码器1218的总线1222。方块1224的感测电路(感测放大器)以及数据输入结构(包括读取、设置以及复位模式的电压源和/或电流源)透过数据总线1226耦接到位线译码器1218。数据透过数据输入线1228从集成电路1210的输入/输出端或者从集成电路1210内部或外部的其它数据源供应到方块1224内的数据输入结构。集成电路1210上可包括其它电路1230，例如通用处理器(general purpose processor)或者专用电路(special purpose application circuitry)，或者提供由阵列1212支持的系统单芯片(system-on-a-chip)功能的模块组合。数据透过数据输出线1232从方块1224内的感测放大器供应到集成电路1210上的输入/输出端或者集成电路1210内部或外部的其它数据目的地。
在本实例中使用驱动电压或电流状态机器实现的控制器1234控制驱动电路电压和电流源1236的施加，以向字线和位线施加驱动电压或电流，包括读取、编程、擦除、擦除验证以及编程验证电压和/或电流。控制器1234可使用本领域公知的专用逻辑电路实现。在其它实施例中，控制器1234包括通用处理器，其可以实现于同一集成电路上以执行计算器程序来控制元件的操作。在其它实施例中，专用逻辑电路和通用处理器的组合可用于实现控制器1234。
如图13所示，阵列1212的各存储单元包括存取晶体管(或诸如二极管的其它存取元件)以及具有串联排列的多个主动区域的相变材料。在图13中显示了分别具有多个主动区域1340、1342、1344、1346的四个存储单元1330、1332、1334、1336，其代表可以包括数百万存储单元的阵列的一小部份。在图13中，尽管多个主动区域分别显示成包含二主动区域，可以理解各主动区域可以包括两个以上的主动区域。
存储单元1330、1332、1334、1336的各个存取晶体管的源极共同地连接于源极线1354，源极线1354终止于源极线终端电路1355，例如接地端子。在另一实施例中，存取元件的源极线未电性连接，而是独立可控的。在某些实施例中，源极线终端电路1355可包括驱动电路以及译码电路，此驱动电路诸如电压源及电流源的驱动电路，此译码电路用以施加接地电压以外的驱动电压或电流至源极线1354。
包括字线1356、1358在内的多个字线沿第一方向平行延伸。字线1356、1358电性连通于字线译码器1214。存储单元1330和1334的存取晶体管的栅极连接于字线1356，并且存储单元1332和1336的存取晶体管的栅极共同地连接于字线1358。
包括位线1360、1362在内的多个位线在第二方向上平行延伸并且电性连通于位线译码器1218。在所示实施例中，此多个主动区域分别排列于对应存取元件的漏极与对应位线之间。或者，主动区域可位于对应存取元件的源极侧，或者位于对应存取元件的源极侧及漏极侧。
应该理解，存储器阵列1212不限于图13所示的阵列结构，并且还可以使用其它阵列结构。此外，除了MOS晶体管，在某些实施例中还可以是用双极晶体管或二极管作为存取元件。
操作时，阵列1212中的各存储单元依据对应多个主动区域的总电阻来储存单个数据位。例如，可通过感测电路1224的感测放大器来对比选定存储单元的位线上的电流与适当的参考电流而确定数据值。可建立参考电流，使预定的电路范围对应于逻辑“0”，并且不同的电流范围对应于逻辑“1”。
因此，可通过向字线1358、1356中的一个施加适当的电压，并且将位线1360、1362中的一个耦接到电压源而使电流流经选定的存储单元来达成对阵列1212的存储单元的读取或写入。例如，贯穿选定存储单元(在本实例中为存储单元1330及对应的多个主动区域1340)的电流路径1380通过向位线1360、字线1356以及源极线1354施加足以开启存储单元1330的存取晶体管的电压并产生路径1380中的电流从位线1360流到源极线1354而建立，或者反之亦然。所施加的电压的电平和持续时间取决于所进行的操作，例如读取操作或写入操作。
在存储单元1330的复位(或擦除)操作中，字线译码器1214向字线1356提供适当的电压脉冲以开启存储单元1330的存取晶体管。位线译码器1218向位线1360供应适当振幅及持续时间的电压脉冲以产生电流流经全部多个主动区域1340，电流将全部多个主动区域1340的温度升高到相变材料的转换温度之上，并且还升高到熔化温度之上，以使全部多个主动区域处于液态。电流随后终止，例如通过终止位线1360和字线1356上的电压脉冲，由于多个主动区域1340中的全部主动区域迅速冷却而稳定到高电阻的大致上非晶条件并且将存储单元设置于高电阻状态，导致相对快的淬灭时间(quenching time)。复位操作还可以包括多个脉冲，例如使用一对脉冲。
在选定存储单元1330的设置(或编程)操作中，字线译码器1214向字线1356提供适当的电压脉冲以开启存储单元1330的存取晶体管。位线译码器1218向位线1360供应适当振幅及持续时间的电压脉冲以产生电流流经全部多个主动区域1340，而电流脉冲足以使多个主动区域1340的全部主动区域的温度上升转换温度以上，并使此多个主动区域1340的全部主动区域从高电阻的大致上非晶条件转换成低电阻的大致上晶质条件，这种转换降低了全部多个主动区域的电阻并且将存储单元设置到低电阻状态。
在储存于存储单元1330中的位的数据值的读取(或产生)操作中，字线译码器1214向字线1356提供适当的电压脉冲来开启存储单元1330的存取晶体管。位线译码器1218向位线1360供应适当振幅及持续时间的电压以产生电流流经全部多个主动区域1340，该电流不会引起多个主动区域1340的任何主动区域的电阻状态发生变化。位线1360上的以及流经多个主动区域1340的电流取决于存储单元的电阻，并因而取决于与存储单元相关的数据状态。因而，通过检测存储单元1330的电阻对应于高电阻状态或是对应于低电阻状态来确定存储单元的数据状态，例如通过感测电路1224的感测放大器对比位线1360上的电流与适当的参考电流。
图14显示了分别在130℃烘烤10小时及22小时后具有一个开关元件的单主动区域相变存储单元(1T1R)的512Kb阵列的测量电阻分布1400和1410。虚线1450代表用于确定储存于存储单元内的单个位的数据值的100Kohm的参考电阻值R_SA。如图中所看到的，1T1R分布1400和1410包括了经历拖尾位效应且电阻低于R_SA的存储单元，导致了这些存储单元的位错误。
图14还显示了具有两个串联排列且彼此间隔的主动区域的存储单元(1T2R)的仿真256Kb阵列的计算电阻分布1420和1430，256Kb分布1420和1430分别由测量的512K 1T1R阵列分布1400和1410进行计算。256Kb阵列分布1420内的1T2R存储单元的电阻通过对分布1400内的两个1T1R存储单元的电阻进行求和计算而得到，并且256Kb阵列分布1430内的1T2R存储单元的电阻通过对分布1410内的两个1T1R存储单元的电阻进行求和计算而得到。
如图11中所看到的，1T2R存储单元的附加主动区域保护存储单元的复位状态，使计算的分布1420和1430完个处于R_SA之上，因而避免了位错误。
图15A和图15B更展示了存储单元处于复位状态时第二主动区域的保护效果。图15A是具有选择元件(例如晶体管或二极管)及单个主动区域的存储单元(1T1R)的阵列的映像图，图上的点显示了在130℃烘烤50小时后电阻低于R_SA＝100Kohm的1T1R存储单元的位置。图15B显示了具有选择元件以及两个间隔且串联排列的主动区域的存储单元(1T2R)的模拟结果，通过对图15B的阵列中的两个存储单元的电阻进行求和从图15A的测量数据中计算出图15B的结果。如图15A中看到的，在130℃下烘烤50小时后，没有存储单元的计算电阻低于R_SA。
图16显示了对于具有计算的活化能(activation energy)Ea＝2.04eV的存储材料的1T1R和1T2R存储单元在不同温度下的阵列内的存储单元故障率随时间变化的曲线图。与虚线1600相关的数据点代表在150℃烘烤时随时间变化的1T1R存储单元阵列的测量故障率(电阻低于参考的复位状态的存储单元的百分比)，虚线1600是虚线1620的平移曲线。
线1610代表使用与线1300相关的1T1R存储单元的测量数据所计算的在150℃下烘烤时的1T2R存储单元阵列的计算故障率。如图中所看到的，线1610的拖尾部份在150℃下达成了故障率的明显改良，表示1T2R存储单元的拖尾位效应降低。
曲线1620和1630显示了分别在130℃下烘烤的1T1R存储单元阵列的测量故障率以及1T2R存储单元阵列的计算故障率，再次显示了1T2R存储单元的改良故障率效能。此外，曲线1640和1650分别显示了在85℃下烘烤时1T1R阵列的预期故障率以及1T2R阵列的计算故障率。
图16还包括公开的使用160℃、140℃及125℃的测量故障率数据外推的计算活化能为2.4eV的1T1R存储单元阵列在85℃下的故障率数据的曲线1660。参见Gleixner等人的“Data Retention Characterization ofPhase-Change Memory Arrays”，IEEE 45th Annual International ReliabilityPhysics Symposium，pp.542-546，2007，此文献并入本发明以供参考。基于以上的计算结果，可预期到存储单元的1T2R阵列将进一步降低曲线1660的1T1R存储单元的故障率。
图17至图22显示了包括相变材料的存储单元的横截面图，相变材料具有沿第一电极及第二电极之间的电极间电流路径串联排列的第一主动区域及第二主动区域，其实现于图12的阵列1212内。
图17是第一存储单元1700的横截面图，其具有沿第一电极1740和第二电极1750之间的电极间电流路径串联排列的第一主动区域1722及第二主动区域1732。
存储单元包括第一存储器单元1720，其包括位于第一电极1740上的相变材料，以及第二存储器单元1730，其包括位于第二电极1750下方的相变材料。例如，存储器单元1720、1730可分别包括从Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S、Si、O、P、As、N以及Au的族群中选择的一种或多种材料。
存储单元1700还包括内部电极1710，其在第一接触面1714接触第一存储器元件1720并且在第二接触面1716接触第二存储器元件1730，内部电极1710由电介质包围(未图示)，并将第一存储器单元1720电性耦接至第二存储器单元1730。
例如，第一电极1740及第电极1750以及内部电极1710可分别包括TiN或TaN。TiN在存储器元件1720、1730分别包括GST(如下文所讨论的)的实施例中是较佳的，因为其可与GST良好接触，且是半导体工艺中所使用的常用材料，并且在GST发生转换的较高温度(通常在600～700℃范围内)下提供良好的扩散势垒。或者，顶部电极和底部电极1750、1740以及内部电极1710可以是TiAlN或TaAlN，或者对于其它实例可包括从Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru以及其组合所构成的族群中选择的一种或多种元素。内部电极1710可包括电阻高于第一及第二存储器单元1720、1730的材料的最高电阻状态的材料，较高的电阻允许内部电极1710作为加热器，并且对给定的电流密度在主动区域1722、1732内产生较大的温度变化。
导电接触接点1760将存储单元1700耦接到存取电路，例如晶体管或二极管。在所示的实施例中，导电接触接点1760包括难熔金属，例如钨。可使用的其它金属包括Ti、Mo、Al、Ta、Cu、Pt、Ir、La、Ni以及Ru。也可以使用其它的接触接点结构以及材料。例如，导电接触接点1760可包括作为存取晶体管的漏极或源极区域的掺杂半导体材料。
存储单元1700还包括贯穿电介质(未绘示)延伸的导电介层接点1770以便将第二电极1750耦接到位线或者接地。例如，导电介层接点1770可包括上文针对导电接触接点1760所讨论的所有材料。或者，可省略导电介层接点1770并且第二电极1750可包括一部份位线。
操作时，导电介层接点1770和接触接点1760上的电压可产生电流沿电极间电流路径从第一电极1740经第一存储器单元1720、内部电极1710以及第二存储器元件1730流到第二电极1750，或者反之亦然。
内部电极1710的宽度1712(在有些实施例中是直径)小于第一电极1740及第二电极1750以及第一存储器单元1720及第二存储器单元1730的宽度。这种宽度上的差异将电流密度集中于邻接内部电极1710的第一存储器单元1720及第二存储器单元1730的区域内，导致如图17所示的与各接触面1714、1716邻接的第一主动区域1722及第二主动区域1732。如图17中所看到的，主动区域1722、1732彼此间隔且串联排列。当复位状态建立于存储单元1700内时，主动区域1722和1732均处于高电阻的大致上非晶条件。因而，存储单元1700经历拖尾位效应的可能性被显着降低，并且改良了仅有单个主动区域的存储单元的故障率效能。
存储单元1700的实施例的存储器单元1720、1730分别包括硫族化合物基材料以及其它材料在内的相变存储材料。硫族元素包括四种元素：氧(O)、硫(S)、硒(Se)以及碲(Te)，形成元素周期表的VIA族的部份。硫族化合物包括硫族元素与更阳电性的元素或自由基的化合物。硫族化合物合金包括硫族化合物与诸如过渡金属等其它材料的组合。硫族化合物合金通常包含元素周期表的IVA族的一个或多个元素，例如锗(Ge)以及锡(Sn)。通常，硫族化合物合金包括与锑(Sb)、镓(Ga)、铟(In)以及银(Ag)中的一种或多种的组合。许多相变存储材料已经在技术文献中进行了描述，包括以下合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金的家族中，宽范围的合金成份是可工作的。该成份的特征为Te_aGe_bSb_100-(a+b)。一个研究者已经描述了最有用的合金是沉积材料中的Te的平均浓度低于70％的合金，通常低于60％并且一般从低到大约23％到高达大约58％的Te，并且最佳是大约48％到58％的Te。Ge的浓度为大约5％以上，并且在材料中的平均浓度从8％到大约30％，一般保持在50％以下。更佳地，Ge的浓度范围从大约8％到大约40％。在这种成份中，主要构成元素的剩余部份是Sb。这些百分比是原子百分比，构成元素的原子总共为100％(参见Ovshinsky的美国专利第5,687,112号第10-11栏)。另一个研究者所评价的特定合金包括Ge₂Sb₂Te₅、GeSb₂Te₄以及GeSb₄Te₇(Noboru Yamada，“Potential of Ge-Sb-Te Phase-Change Optical Disks forHigh-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))。更一般地，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)等过渡金属及其混合物或合金可与Ge/Sb/Te组合以形成具有可编程电阻属性的相变合金。有用的存储材料的具体实例在Ovshinsky的‘112专利中的第11-13栏中给出，此专利并入本发明以供参考。
在某些实施例中，硫族化合物以及其它相变材料掺杂有杂质，以使用掺杂硫族化合物来改变导电性、转换温度、熔化温度以及其它的存储器单元属性。用于掺杂硫族化合物的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛以及氧化钛。例如，参见美国专利第6,800,504号，以及美国专利申请公开第2005/0029502号。
相变合金能够在存储单元的主动沟道区内在材料处于大致上非晶的固体相的第一结构状态与材料处于局部有序的晶质固体相的第二结构状态之间切换。这些合金至少是双稳的。术语“非晶”用于表示相对无序的结构，比单晶更加无序，其具有可检测的特征，例如比结晶态更高的电阻。术语“晶质”用于表示相对有序的结构，比非晶结构更有序，其具有可检测的特征，例如比非晶态更低的电阻。通常，相变材料可以在完全非晶态以及完全结晶态之间的谱带上的局部有序的不同可检测态之间切换。可由非晶相和晶相之间变化所影响的其它材料特性包括原子的有序性(atomicorder)、自由电子密度(free electron density)以及活化能。材料可切换成不同的固体相或者二或多种固体相的混合物，提供完全非晶态与完全结晶态之间的灰阶。材料中的电性属性也可以相应地变化。
相变合金通过施加电性脉冲从一个相状态变到另一个相状态。已经观察到较短时间且较高振幅的脉冲趋向于将相变材料变到非晶态。较长时间且较低振幅的脉冲趋向于将相变材料变到结晶态。较短时间且较高振幅的脉冲内的能量高到足以允许晶质结构的键能断开，并且时间短到足以防止原子重新对齐成结晶态。可以在不进行过度实验的情况下确定具体适用于特定相变合金的适当脉冲形状。在本发明的后续部份，相变材料被称作GST，并且应该理解到可以使用其它类型的相变材料。本发明中描述的用于实现PCRAM的材料是Ge₂Sb₂Te₅。
其它可编程电阻存储材料可用于本发明的其它实施例，包括N₂掺杂GST、Ge_xSb_y或者使用不同晶体相变来确定电阻的材料；Pr_xCa_yMnO₃、Pr_xSr_yMnO₃、ZrO_X或者使用电性脉冲来改变电阻状态的其它材料；[7，7，8，8]-四氢基苯醌二甲烷(TCNQ)、[6，6]-苯基C61丁酸甲脂(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、掺杂有其它金属TCNQ，或者具有由电性脉冲控制的双稳或多稳电阻状态的其它聚合物材料。
形成硫族化合物材料的示范性方法是在1mTorr～100mTorr的压力下利用Ar、N₂和/或He等源气体的PVD溅射或磁控溅射方法。沉积通常在室温下进行。长宽比为1～5的准直器用于改良注入(fill-in)效能。为了改良注入效能，还使用几十伏特至几千伏特的直流驱动。另一方面，可以同时使用直流驱动与准直器的组合。
任选在真空下或N₂环境下进行沉积后的退火处理以改良硫族化合物材料的晶质状态。退火温度通常在100℃到400℃之间，退火时间小于30分钟。
硫族化合物材料的厚度取决于存储单元结构的设计。一般来说，厚度大于8nm的硫族化合物材料具有相变特征使得材料呈现至少两种稳定的电阻状态。
图18-图22也显示了具有串联排列的第一及第二区域的存储单元。如需要理解的，上文针对图17的存储单元单元描述的材料可用于图18～图22的存储单元，并且因而不再对这些材料的详细描述进行重复。
图18显示了具有沿第一电极1840与第二电极1850之间的电极间电流路径串联排列的第一主动区域1822及第二主动区域1832的第二存储单元1800的横截面图。
存储单元1800包括第一存储器单元1820，其包括第一电极1840，以及第二存储器单元1830，其位于第二电极1850下方。
存储单元1800还包括在第一接触面1814接触第一存储器单元1820且在第二接触面1816接触第二电极的内部电极1810。第一存储器单元1820和第二存储器单元1830以及内部电极1810形成由电介质(未绘示)包围的多层柱，多层柱电性耦接第一电极1840和第二电极1850。
导电接触接点1860将存储单元1800耦接到诸如晶体管或二极管的存取电路。还可以使用其它接触接点结构。例如，导电接触接点1860可包括作为存取晶体管的漏极或源极区域的掺杂半导体材料。
存储单元1800还包括贯穿电介质延伸(未绘示)的导电介层接点1870以将第二电极1850耦接到位线或者接地。或者，可省略导电介层接点1870并且第二电极1850可包括一部份位线。
操作时，导电介层接点1870和接触接点1860上的电压产生电流沿电极间电流路径从第一电极1840经第一存储器单元1820、内部电极1810以及第二存储器单元1830流到第二电极1850，或者反之亦然。
内部电极1810的宽度1812(在某些实施例中是直径)与第一和第二存储器单元的宽度实质上相同。如本发明所使用的，术语“实质上”意图包括制造误差。内部电极1810的宽度还小于第一电极及第二电极1840、1850的宽度，导致操作时电流密度集中于多层柱内。在某些实施例中，内部电极1810包括加热器材料，导致主动区域1822、1832邻接于接触面1814、1816。
图19显示了具有在沿第一电极1940和第二电极1950之间的电极间电流路径串联排列的第一主动区域及第二主动区域1922、1932的第三存储单元1900的横截面图。
存储单元1900包括存储器单元1920，其包括电性耦接第一电极1940和第二电极1950的相变材料。第一电极1940在第一接触面1944接触存储器单元1920，并第二电极1950在第二接触面1954接触存储器单元1920。
存储器单元1920的宽度1926大于第一电极1940的宽度1942，且大于顶部电极1950的宽度1952。这种宽度上的差异将电流密度集中于邻接第一电极及第二电极1940、1950的存储器单元1920的区域内。此外，存储器单元1920的厚度1928足以在存储单元1900处于复位状态时分隔大致上非晶主动区域1920、1930。
导电接触接点1960将存储单元1900耦接到存取电路，例如晶体管或二极管。也可以使用其它接触接点结构。例如，导电接触接点1960可包括作为存取晶体管的漏极或源极区域的掺杂半导体材料。
存储单元1900还包括贯穿电介质延伸(未绘示)的导电介层接点1970以将第二电极1950耦接到位线或者接地。或者，可省略导电介层接点1970并且第二电极1950可包括一部份位线。
操作时，导电介层接点1970和接触接点1960上的电压产生电流沿电极间电流路径从第一电极1940经存储器单元1920流到第二电极1950，或者反之亦然。
图20显示了具有沿第一电极2040和第二电极2050之间的电极间电流路径串联排列的第一主动区域2022及第二主动区域2032的第四存储单元2000的横截面图。
存储单元2000包括在第一接触面2044接触第一电极2040的第一存储器单元2020以及位于存储器单元2020上的导电电极2070。第一电极2040的宽度2042小于第一存储器单元2020和电极2070的宽度。这种宽度上的差异将电流密度集中于邻接第一电极2040的那部份存储器单元2020内的，导致如图20所示的邻接第一接触面2044的主动区域2022。
内部电极2010在第二接触面2034接触第二存储器单元2030，并且将第二存储器单元2030耦接到电极2070。内部电极2010的宽度2012小于第二存储器单元2030和第二电极2050的宽度。这种宽度上的差异将电流密度集中于邻接内部电极2010的那部份第二存储器单元2030内，导致如图所示的邻接第二接触面2034的主动区域2032。
导电接触接点2060将存储单元2000耦接到诸如晶体管或二极管的存取电路。还可以使用其它接触接点结构。例如，导电接触接点2060可包括作为存取晶体管的漏极或源极区域的掺杂半导体材料。
第二电极2050透过导电介层接点耦接到位线或者接地。或者，第二电极1850可包括一部份位线。
在图17～图20的存储单元中，主动区域处于不同平面上，使得一主动区域覆盖另一主动区域。图21-图22显示了第一主动区域1020和第二主动区域1030实体上彼此间隔但位于同一实体平面内的存储单元。
图21显示了具有沿第一电极2140a和第二电极2150b之间的电极间电流路径串联排列的第一主动区域2122及第二主动区域2132的第五存储单元2100的横截面图。
存储单元2100包括实体上位于同一平面且如线2180所表示的彼此电性连接的第一部份2102a和第二部份2102b。由线2180所表示的电性耦接可使用各种技术达成，例如导电线和/或接触接点。
第一部份2102a和第二部份2102b实质上是相同的，其中术语“实质上”意图包括制造误差。存储单元2100的各部份2102包括导电接触接点2160、位于导电接触接点2160上的底部电极2140、位于底部电极2140上的存储器单元2120、位于存储器单元2120上的顶部电极2150以及位于顶部电极2150上的导电介层接点2170。
底部电极2140的宽度小于存储器单元2120和顶部电极2150的宽度。操作时，这种宽度上的差异将电流密度集中到与底部电极2140邻接的那部份存储器单元2120，产生如图21所示的位于存储器单元2120a内的主动区域2122以及位于存储器单元2120b内的主动区域2132。
图22显示了具有沿第一电极2240a和第二电极2250b之间的电极间电流路径串联排列的第一主动区域2222及第二主动区域2232的第六存储单元的横截面图。
存储单元2200包括实体上位于同一平面的第一部份2202a和第二部份2202b，第一部份2202a耦接到晶体管的源极，且第二部份2202b耦接到晶体管的漏极。
第一部份2202a和第二部份2202b实质上是相同的，其中术语“实质上”意图包括制造误差。存储单元2200的各部份2202包括导电接触接点2260、位于导电接触接点2260上的底部电极2240、位于底部电极2240上的存储器单元2220、位于存储器单元2220上的顶部电极2250以及位于顶部电极2250上的导电介层接点2270。
导电接触接点2260a耦接于半导体衬底2290内的掺杂区域2280，掺杂区域2280作为晶体管选择元件的源极。导电接触接点2260b耦接于半导体衬底2290内的掺杂区域2282，掺杂区域2282作为晶体管的漏极区域。晶体管还包括覆盖于衬底2290上的栅极2292(其包括一部份字线)。
导电介层接点2270a耦接于第一位线，且导电介层接点1970b耦接于第二位线。
操作时，栅极2292和第一及第二位线上的电压产生电流从第二部份2202b经晶体管流到第一部份2202a，或者反之亦然。底部电极2240的宽度小于存储器单元2220和顶部电极2250的宽度。这种宽度上的差异将电流密度集中到与底部电极2240邻接的那部份存储器单元2220，导致如图所示的位于存储器单元2220a内的主动区域2222以及位于存储器单元2220b内的主动区域2232。
图17～图22所示的存储单元包括当在存储单元中建立高电阻状态时处于高电阻的大致上非晶条件的两个主动区域，因而解决了拖尾位问题并且导致存储单元阵列的故障率降低。然而，应该理解本发明还包括具有两个以上串联排列且彼此间隔的主动区域的存储单元，当在存储单元中建立高电阻复位状态时，此两个以上主动区域全部处于高电阻的大致上非晶条件。例如，图17～图22所示的结构串联重复和/或串联组合以获得串联排列的两个以上的主动区域。
一般来说，本发明所描述的存储单元的二或多个主动区域可电性串联排列并且耦接到诸如场效晶体管、双极结晶体管、二极管的选择元件的端子(例如选择晶体管的漏极或源极)，和/或耦接于选择元件的不同端子(例如一个或多个主动区域耦接于漏极并且一个或多个主动区域耦接于源极)。
同样，本发明所描述的存储单元的二或多个主动区域可实体上排列于同一平面内且彼此电性串联耦接，和/或可排列于不同平面且彼此电性串联耦接。
尽管参照上述较佳实施例揭示本发明，但要理解这些实施例意图是示意性的，而不是限制性的。对于本领域熟知此项技艺者而言可以轻易地进行修饰和组合，这些修饰和组合将落在本发明的保护范围内。