一种存储装置及其制造方法 【技术领域】
本发明是有关于使用相变化存储材料，像是硫属化物与其它可编程电阻材料的高密度存储装置，以及制造此等装置的制造方法。
背景技术
如硫属化物及类似材料的此等相变化存储材料，可通过施加幅度可适用于集成电路中的电流，而致使晶相在非晶态与结晶态之间变化。一般而言非晶态的特征是其电阻高于结晶态，此电阻值可轻易感测到而用以指示数据状态。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等兴趣，其可以被随机地存取读写。
从非晶态转变至结晶态一般为一低电流步骤。从结晶态转变至非晶态(以下指称为复位(reset))一般为一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。复位所需的电流幅度可通过降低该存储单元中该相变化存储元件的大小，及/或在电极及该相变化材料间的接点区域来降低，如此可以在较小绝对电流值通过该相变化材料元件的情况下而达到较高的电流密度。
由于该相变化的发生是由加热所导致，因此需要一相对较大的电流来加热该相变化材料并引发所需的相变化。场效晶体管存取装置被提出用做相变化存储单元的驱动器，但是场效晶体管(例如：MOSFET)是较弱的电流驱动器。双极结晶体管(BJT)比起场效晶体管可以提供较大的电流驱动能力，但是在整合双极结晶体管与CMOS周边电路上有着其困难性并具有高度复杂的设计和工艺上的问题。
二极管存取装置已被提出作为相变化存储单元的驱动器。然而，使用掺杂多硅晶所形成的二极管两端或许会具有难以接受的较高关闭状态电流。而使用掺杂单硅晶所形成的二极管两端或许可提供一较适当的较低关闭状态电流，但是要制造具有掺杂的单晶硅所形成的二极管的两端区域是相当复杂。已有提出在二极管结构上包含在一终端为多晶硅而并一终端为单晶硅。可参见美国专利第7,309,921号专利。然而，这样的结构并无完全解决由多晶硅终端的较高关闭状态电流的问题，亦无被提出作为存储单元存取装置的用。可参见美国专利第7,157,314号专利。
因此，需要提供一种可靠的存取装置，其在编程相变化存储单元时可提供充足电流，同时具有一合适地低关闭状态电流，并且在可接受的制造成本以及兼容于高效逻辑电路。
【发明内容】
本发明揭露一种存储装置包含一存取装置，其具有一PN结，该PN结是以包含一第一导电类型的一第一掺杂半导体区域，以及不同于该第一导电类型的一第二导电类型的一第二掺杂半导体区域，该第一掺杂半导体和该第二掺杂半导体之间定义一PN结，其中该第一掺杂半导体区域是以一单晶半导体所形成，以及该第二掺杂半导体区域包含一多晶半导体。在本发明一实施例中中，该多晶硅区域的掺杂浓度高于该电晶区域的掺杂浓度。该第二掺杂半导体区域是以在一介层孔内的栓塞并穿透一绝缘层的方式来实施，或先图案化一图案化的半导体，再覆盖一绝缘层。
在一些实施例中，该第一掺杂半导体区域包含一淡掺杂P-型半导体，以及该第二掺杂半导体区域包含一较浓掺杂N-型多晶半导体区域，且其具有一掺杂浓度高于该淡掺杂P-型半导体的掺杂浓度；在其它实施例中，该第一掺杂半导体区域包含一淡掺杂N-型半导体，以及该第二掺杂半导体区域包含一较浓掺杂P-型多晶半导体区域。在该多晶硅的该浓掺杂半导体区域具有一掺杂浓度高于该单晶半导体的该淡掺杂半导体区域的浓度，使得该电性连接为在该单晶半导体内当该结为关闭时，因而大大减少该二极管的关闭状态电流。该浓掺杂多晶半导体区域可具有一掺杂浓度，其是在该淡掺杂单晶半导体区域的掺杂浓度(atom/cm3)的10倍以上，而更佳为大于100倍至1000倍。举例来说，该浓掺杂半导体区域大约在10+17至10+19/cm3的掺杂浓度，而该淡掺杂半导体区域具有一掺杂浓度在10+14/cm3至10+16/cm3之间。
在一些实施例中，该单晶半导体是一单晶硅；在一些实施例中，该多晶半导体是一多晶硅。
在一些实施例中，更包含一电性导电覆盖层在该第二掺杂半导体区域之上，以及在一些此等实施例中，该覆盖层包含一金属硅化物。
在一些实施例中，该第二掺杂半导体区域是自动对准于该第一掺杂半导体区域；在一些实施例中，该第二掺杂半导体区域是形成一圆柱在该第一掺杂半导体区域之上。
在一些实施例中，该存储装置更包含一相变化存储元件耦接于该第二掺杂半导体区域。
另一方面，本发明揭露一存储装置包含第一存取线在一第一方向上延伸，以及第二存取线覆盖该第一存取线并在一第二方向上延伸，以及多个存储单元，每一存储单元包含一存取装置及一存储材料。该存取装置包括第一掺杂半导体区域和第二掺杂半导体区域之间定义出一PN结，该第一掺杂半导体区域具有该第一导电类型其中形成该第一掺杂半导体区域在一单晶半导体衬底，且其中形成该第一掺杂半导体区域在一掺杂半导体第一存取线，以及该第一掺杂半导体区域是电性连接一对应的第一存取线。一第二掺杂半导体区域具有不同于该第一导电类型的一第二导电类型，第二掺杂半导体区域该包含一多晶半导体。该存储材料与一对应的第二存取线电性连接。在一些实施例中。该存储材料是一相变化存储材料。
在一些实施例中。该存取装置更包含一电性导电覆盖层在该第二掺杂半导体区域之上，以及在一些实施例中，该电性导电覆盖层包含一金属硅化物。该存储单元可更包含一底电极接触该电性导电覆盖层，在此实施例中，该存储材料接触该底电极。该底电极在某些实施例中可以省略，像是使用一孔洞型存储单元具有一孔洞开口至该覆盖层，填充可编程电阻材料。在其它实施例中，该存储材料接触该第二半导体区域。
在一些实施例中，该二极管更包含一薄势垒层并可以位于该PN结。该势垒层可阻止掺杂物扩散通过该PN结，并可强化该二极管的效能，在操作该装置上没有阻碍该开启状态电流。
在一些实施例中，该存储单元更包含一顶电极，以及在本实施例中该存储材料接触该顶电极。在一些实施例中该顶电极构成该第一存取线。
本发明另一方面揭露一种制造一存储单元二极管驱动器的方法包含：提供一单晶半导体区域具有一第一导电类型；形成一第二导电类型(例如：N-阱)一导电掺区域在该半导体衬底的该上区域，其是适合用来作为一存取线；形成第一导电类型的一淡掺杂区域(在此淡掺杂是用来与下述的多晶材料的掺杂浓度相比较)在内且附近于该导电掺杂区域地该上表面；形成隔离沟道定义出具有一露出表面的一顶二极管区域条；沉积一第二介电材料在该底二极管区域条的上方；形成一结介层孔(或接触开口)穿透该第二介电材料已露出该淡掺杂区域的一块区域在该底二极管区域条的表面上；并形成该第二导电类型的一较浓掺杂多晶材料在该接触开口内，该较浓掺杂多晶材料接触该淡掺杂区域的该区域。可以沉积该多晶材料在该接触开口内然后掺杂；或可以合适的掺杂方式来沉积该多晶材料。
该半导体晶圆可以构建该单晶半导体区域；或形成一附-长晶单晶半导体层在该晶圆上一绝缘层之上可以构建出该单晶半导体区域。
在一些实施例中，该方法更包含形成一电性导电覆盖层在该浓掺杂多晶材料的表面上。
本发明另一方面揭露一种用来制造一存储单元二极管驱动器的方法，包含：提供一单晶硅半导体衬底具有一第一导电类型；形成一第二导电类型的导电掺杂区域在该半导体衬底的一上表面；形成该第二导电类型的一淡掺杂区域在该淡掺杂区域在该导电掺杂区域的一上表面内或附近，该淡掺杂多晶硅材料具有低于该导电掺杂区域的掺杂浓度的一掺杂浓度；形成沟道隔离以定义一底结驱动器区域条具有一露出表面；沉积该第二导电类型的一较浓掺杂多晶材料在该较浓掺杂多晶材料的表面上；沉积一电性导电覆盖材料在该浓掺杂多晶材料的表面上；图案化该覆盖材料及该较浓掺杂多晶材料以形成一顶结元件在该淡掺杂区域上位在该底结区域条的表面；沉积一第二介电材料在该第一介电材料的表面和该底结区域条和该顶二极管元件上；以及平坦化该第二介电材料且露出该顶结元件的表面的一区域。
本发明另一方面揭露一种用来制造一存储单元二极管驱动器的方法，包含：提供一单晶硅半导体衬底具有一第一导电类型；形成该第一导电类型的一淡掺杂区域邻近于该衬底的一上表面；沉积该第二导电类型的一较浓掺杂多晶硅材料在该淡掺杂区域的一表面上，形成沟道隔离以定义具有一露出表面的一二极管驱动条；图案化该较浓掺杂多晶材料于另一方向，以隔离出一第二结元件并露出邻近该第一导电类型的淡掺杂区域；形成一间隔物邻近于该第二结元件的侧壁；形成一电性导电覆盖材料在该第二结元件之上；实施该第一导电类型的一注入步骤于该露出的该第一导电类型的淡掺杂区域，使其更浓掺杂；沉积一第二介电材料在该第一介电材料的表面和该第二二极管元件之上。
在一些方法的实施例，在沉积该多晶半导体材料之前，形成一势垒材料薄层(例如：SiO2或SiNxOy)具有第一导电类型的该淡掺杂区域上；使得可提供一薄势垒层在该PN结上。该势垒层可以抑制掺杂物的扩散通过该PN结，并可强化该二极管的效能。
存储阵列和周边装置一起形成具有一些优点。像是多晶材料的沉积可构建出该二极管阵列的该多晶半导体节点和在该周边装置的FET栅极。基本上，掺杂该存储阵列区域的该晶体半导体材料；形成沟道隔离；在该存储阵列区域和该周边装置区域上长出一氧化物；图案化该氧化物以形成该周边装置的栅极氧化物并由该存储阵列移除该氧化物；以及沉积多晶材料并图案化该周边装置区域以形成栅极以及图案化该阵列区域以形成多晶硅、该存取装置的较浓掺杂元件。接着，形成一界层间介电层，以及在该周边装置区域和该存储阵列区域之间形成开口。该开口填充导电接触栓塞材料像是钨在该周边装置区域中，而完成存储阵列存储单元的元件。因此一个单独的多晶硅工艺可以同时使用在阵列中的该较浓掺杂多晶元件和周边多晶硅结构两者。可以节省工艺上的实质开销。在此实施例中，该装置的周边电路区域的晶体管栅极结构和该驱动器的该较浓掺杂多晶硅元件包含在一单独多晶硅层的个别的特征。
跟多晶材料形成具有两个区域的二极管比较起来，形成单晶体半导体材料的该第一二极管区域可提供一存储单元具有明显的降低关闭电流或漏电流。依据所揭露的实施例，该第一二极管区域可以形成在该晶体半导体晶圆上，以及在该晶圆表面上定义出该PN结。其无需刻蚀该晶圆来形成该PN结。形成该多晶半导体材料的该第二二极管区域，而不是使用单晶半导体材料，可以简化工艺系因为一避免掉一般形成单晶材料的一附-长晶步骤。
【附图说明】
图1是表示本发明所描述使用二极管存取装置的一存储阵列的简单示意图。
图2A和图2B是绘示包含一图案化多晶硅体的一单元二极管存取装置的剖面图。
图2C是绘示本发明所述的该二极管存取装置，而该结是位于该二极管的该单晶部位的一特征图。
图3和图4是绘示一单元二极管存取装置另一实施例的剖面图。
图5A至图5C是绘示具有二极管存取装置的存储单元的一实施例的剖面图。
图6A和图6B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图7A和图7B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图8A和图8B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图9A和图9B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图10A和图10B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图11A和图11B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图12A和图12B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图13至图20C是绘示制造像是图2A、图2B和图3实施例中二极管存取装置的工艺的步骤图。
图21A至图25C是绘示制造像是图2A、图2B和图4实施例中二极管存取装置的工艺的步骤图。
图26A和图26B是绘示一单元二极管存取装置包含一多晶硅栓塞的另一实施例的剖面图。
图27A和图27B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图28A和图28B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图29A和图29B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图30A和图30B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图31A和图31B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图32A和图32B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图33A和图33B是绘示具有二极管存取装置的存储单元的另一实施例的剖面图。
图34A至图39C是绘示制造像是图26A和图26B实施例中二极管存取装置的工艺的另一步骤图。
图40A至图44C是绘示制造形成存储元件在像是图2A、图2B和图3实施例中二极管存取装置的上，而得到像是在图7A和图7B绘示的存储单元装置的工艺的一步骤图。
图45A至图50B是绘示制造形成存储元件在像是图2A、图2B和图4实施例中二极管存取装置的上，而得到像是在图7A和图7B绘示的存储单元装置的工艺的一步骤图。
图51A至图54C是绘示制造形成存储元件在像是图26A和图26B实施例中二极管存取装置的上，而得到像是在图27A和图27B绘示的存储单元装置的工艺的一步骤图。
在许多实例的图中，其对应的图标示为”A”和”B”，其是一般绘示彼此互相垂直的两个剖面，即在图2A剖面的方位是在图2B的A-A’标示。以及图2B剖面的方位是在图2A的B-B’标示。当对应图标示为”C”是指一平面视图。
【主要元件符号说明】
100存储阵列
115存储单元
120、120a、120b、120c位线
121二极管(二极管存取装置)
130、130a、130b、130c字线
160存储器元件
212较浓掺杂存取线
213第一掺杂半导体区域
214较淡掺杂P-区域(晶体部位、晶体区域)
215PN结(边界)
215-N、215-P空乏区域
216较浓掺杂N+区域
225沟道
218导电覆盖层
224、526、2922、3924、4324、4724导电栓塞
310隔离沟道
313、413第一二极管区域条(第一掺杂半导体区域)
314、414、1314淡掺杂区域
316、416第二掺杂半导体区域
510、810、910、1110介电层
530存储材料
532、1132底电极(第一电极)
533、1133主动区域
534、934顶电极
730、734、830、1030条状物(存储条)
1010、1210介电填充层
1130存储材料岛
1313第一区域
1314相对淡掺杂区域
1316多晶半导体材料层
1530介电层
1716N+区域(相对浓掺杂多晶硅岛状物)
1810、2310间隔物
2113晶体半导体材料条
2114淡掺杂结晶半导体材料
2116相对浓掺杂多晶硅的材料条
2128栅极介电层层
2310隔离沟道介电层
2412层表面
2613第一掺杂半导体区域
2615PN结
2616第二掺杂半导体栓塞
2618导电覆盖层
3110、3410介电层
3130存储材料
3133主动区域
3230、3234、4930、4934、5330条状物
3334、4434顶电极
3520开口
3522暴露区域
3716掺杂多晶硅栓塞
3822顶表面区域
3916相对浓掺杂多晶硅柱状物
3918导电覆盖层
4010、5010介电层填充物
4032、4532底电极
5024额外导电栓塞
5120锥形孔
5232填充存储材料
5410额外介电层填充物
【具体实施方式】
本发明的下述实施参考图一般将参照特定结构实施例及方法。该等图是图像化绘示该等实施例的特征和与其它特征结构的关系，其并非实际结构的尺寸。为了增加表达上的清楚起见，在各图中绘示各种的实施例，其各图元件之间的对应并没有特定的重新编号，虽然他们在各图间为可辨别的。同时为了更清楚的表达目的，对于了解本发明目的上非为必要的某些特征，则未标示在图中。将为我们所了解的本发明创作并未受限于其详细描述内容特别是对于所揭露的实施例及方法，同时本发明亦可使用其它特征、元件、方法、和实施例来实施。本发明所述的较佳实施例并不局限其范围，而由权利要求范围中定义。熟习此项技艺的人士亦可了解本发明实施方式中的各种等同变化。
图1是表示本发明所描述使用存储装置及二极管存取装置的的一存储阵列100的一部份的简示图。替代地，存取装置除了二极管，亦包含可使用像是双极晶体管的PN结。该存储阵列100的每一存储单元包含一二极管存取装置及一存储器元件(以图1中的可变电阻器表示)，存储器元件可设定至多个电阻状态之一，及因而可储存一或多个位的数据。
该存储阵列100包含多条字线130包含与第一方向平行延伸的字线130a、130b及130c，及多条位线120包含与第二方向平行延伸的位线120a、120b及120c，其中该第二方向是与第一方向垂直。该字线130及该位线120是以一给定字线130及一给定位线120彼此横跨而非实际上交叉的方式配置。
存储单元115是代表存储阵列100的存储单元。该存储单元115包含一二极管存取装置121及串联配置的存储器元件160；该二极管存取装置121电性耦接至字线130b，及存储器元件160电性耦接至位线120b(反之亦然)。
存储阵列100的存储单元115的读取与写入，可通过施加适当电压及/或电流至对应字线130b与位线120b以诱发通过选取的存储单元115的电流而达成。所施加电压与电流的大小阶级及持续时间是视进行的操作而定，该操作例如是读取操作或写入操作。
于具有包含相变化材料的存储器元件160的存储单元115的复位(或擦除)操作中，施加一复位脉冲至对应字线130b及位线120b，以引起相变化材料的主动区域转变成非晶态，藉以设定与复位状态相关的电阻值范围内的电阻。复位脉冲是一相当高的能量脉冲，足以使至少存储器元件160的主动区域温度升高至相变化材料的转变(结晶)温度之上，及至熔化温度之上以使至少主动区域为液态。接着，复位脉冲快速终止，导致一相当快的冷却时间，使主动区域快速冷却至转变温度以下，以致于主动区域可稳定化至一非晶态。
于具有包含相变化材料的存储器元件160的存储单元115的设定(或编程)操作中，施加一适当大小阶级及持续时间之编程脉冲至对应字线130b及位线120b，足以使至少一部份主动区域的温度升高至转变温度之上，及引起一部份主动区域自非晶态转变至结晶态的转换，此转换可降低存储器元件160的电阻，及设定存储单元115至一所欲的状态。
于储存在具有包含相变化材料的存储器元件160的存储单元115中的数据值的一读取(或感测)操作中，施加一适当大小阶级及持续时间的读取脉冲至对应字线130b及位线120b，以诱发电流流过，其不会使存储器元件160进行电阻状态的变化。该流过存储单元115的电流是视存储器元件的电阻即储存在存储单元115中的数据值而定。
图2A及图2B显示一存储单元阵列100一部份的一实施例，其中该二极管的该第二多硅晶区域具有一岛的形状，如剖视图所绘示。图2A是沿着一位线120的一方向，以及图2B是沿着一字线130的一方向。图2C绘示本发明所述形成PN结的一种形式，其是具有一空乏区域是大部分位于具有一较低掺杂浓度的的晶体区域。这种形式在该关闭状态时会具有较小漏电流的一二极管，其可以改善存储器的操作。请先参阅图2C，其是使用与图2A和图2B相同的参考标号，所绘示的一二极管包含一使用多晶硅注入的较浓掺杂N+区域216，以及一使用单晶硅注入的较淡掺杂P-区域214。在该较浓掺杂N+区域216和该较淡掺杂P-区域214之间一物理边界215定义出该PN结。该PN结的宽度Wj是该空乏区域215-N及空乏区域215-P的总和，在图是中其各自的宽度标示为WN跟WP，而WP是远大于WN。空乏区域WN和WP的宽度在零偏压下是与各自的掺杂浓度成反比，如以下已知的电荷储存方程式：
qNAWP＝qNDWN
其中q是电荷，NA是受体的浓度(p-型掺杂)，以及ND是施体的浓度(n-型掺杂)，而ND是远大于NA，在该p-型材料上的该空乏区域是远大于n-型材料上的该空乏区域。
因此，在实施例中在较浓掺杂N+区域216的N-型掺杂的浓度是比较淡掺杂P-区域214的P-型掺杂浓度来的高上100倍以上，WP的宽度也会比WN的宽度大上100倍以上。而由该空乏区域所定义的PN结的大部份是存在于该二极管的该晶体部位214，基本上该关闭电流特性主要是由该晶体部位214的行为所决定。该浓掺杂多晶半导体区域或许可具有一掺杂浓度为该淡掺杂单晶半导体区域的掺杂浓度的10倍以上，而更佳为大于100倍至1000倍。举例来说，该浓掺杂半导体区域大约在10+17至10+19/cm3的掺杂浓度，而该淡掺杂半导体区域具有一掺杂浓度在10+14/cm3至10+16/cm3之间。
图2C亦绘示该晶体区域214是具有一界面的一单晶体，在其上方形成该PN结，并且与一较浓掺杂存取线212集成，其在图2A及图2B更清楚的绘示。该晶体区域214的顶部包含邻近于该存取装置的该单晶体的一表面上的突出体，而其深度大于该空乏区域的深度，而该空乏区域的深度大于在该实施例中一P-型结晶体材料的WP。因此，形成在该晶体区域214的该空乏区域，其是被在该单晶体内邻近于该二极管的沟道225所隔离，其深度大于在该晶体材料的该空乏区域的该宽度。如此将结与相邻结的隔离方式可以使其安置的更紧密。此沟道可以在图案化该多晶硅区域216时通过过度刻蚀以自动对准多晶区域的方式形成，或在该多晶硅区域上使用一侧壁间隔物作为刻蚀掩模，如图18B所绘示。当然，亦可以使用其它技术来在作为存取线和该单晶元件的该单晶体表面上进行图案化。
因此，可达成在单晶结上提供该较低的漏电流，或实质地完成本发明所述的该结构。然而，形成一多晶较浓掺杂区域216来提供制造上的方便，而无须在漏电流方面上增加付出实质的成本。
参考图2A及图2B，该存储单元115包含具有一第一导电类型的一第一掺杂半导体区域213，以及在该第一掺杂半导体区域213之上的一第二掺杂半导体区域216，该第二掺杂半导体区域216具有不同于该第一导电类型的一第二导电类型。该第一掺杂半导体区域213包含一导电掺杂区域212被一淡掺杂区域214所覆盖。在该第一掺杂半导体区域213的该淡掺杂区域214和该第二掺杂半导体区域216之间定义出一PN结215。如该图示实施例所绘示，该第一掺杂半导体区域是一P-型半导体；该导电掺杂区域被标示为”P+”，以及该淡掺杂区域被标示为”P-”。如该图示实施例所绘示，该第二掺杂半导体区域是一较浓掺杂N-型半导体标示为”N+”。
借着掺杂该单晶半导体基本来形成该第一掺杂半导体区域213，据此，该第一掺杂半导体区域是一单晶半导体。该第二掺杂半导体区域是一掺杂沉积多晶硅材料。因此，该二极管是由第一及第二半导体区域所组成，并在其中定义出一PN结；该第一半导体区域是由一单晶半导体形成，以及该第二半导体区域是由一多晶半导体形成。
该掺杂单晶半导体区域可以是晶圆本身形成。替代地，该掺杂单晶半导体区域可以在一绝缘体上覆硅(SOI)衬底(例如：硅-绝缘体-硅衬底)。
该存储单元115包含一导电覆盖层218在该第二掺杂半导体区域216上，该第一及第二掺杂半导体区域213、216及该导电覆盖层构建出一多层叠层定义出二极管121。在所绘示的实施例中该导电覆盖层218包含一金属硅化物，该金属硅化物含有像是钛、钨、钴、镍和钽，其形成使用一自动对准金属硅化物工艺。亦可以使用图案化金属硅化物工艺，一般实施于一硅化钨。该导电覆盖层218帮助维持在操作中施加在该第一及第二掺杂半导体区域213、216的一电场的一致性，并通过提供一接触表面，其比起该第一及第二掺杂半导体区域213、216的该半导体材料有着更高的导电性。该导电覆盖层218亦在该二极管121和该覆盖的存储元件160之间提供一低电阻欧姆接触。此外，在制造该存储单元阵列100的过程中，该导电覆盖层218可对该第二掺杂半导体区域216作为一保护刻蚀停止层。此外，使用该金属硅化物来形成该导电覆盖层，该导电覆盖层是形成在该较浓掺杂区域212表面上的区域218a、218b和该些存储单元之间。该区域218a、218b中该导电覆盖层，由该较浓掺杂区域移除少数载子，并改善在该区域212形成的该字线的导电性。同时，该区域218a、218b中该导电覆盖层提供一低电阻欧姆接触在该导电栓塞224和该区域212之间。
如图2A及图2B实施例所示，在该较浓掺杂多晶半导体区域212下方的该淡掺杂单晶半导体区域214的宽度大于该第二掺杂半导体区域216的宽度，如由形成在邻近于该第二掺杂半导体区域216的间隔物所定义。导电栓塞224，一般是钨及/或其它材料，接触通过位于该第二掺杂半导体区域216侧边的该较浓掺杂半导体区域212的接点开口，并向上延伸与上方结构相接触，如图所示或下方的描述。在替代实施例中，该导电栓塞并不需在图2B的每一存储单元间。反之，某些实施例中，可以用较不紧密的配置来提供这样的栓塞，像是每间隔一个存储单元、每间隔四个存储单元、每间隔八个存储单元，端视该上方结构或其它方面的考虑来决定。
另外，一薄势垒层(未示)可以选择性地位于该PN结，亦即在该淡掺杂半导体区域214和该较浓掺杂半导体区域216之间。该势垒层可阻止掺杂物扩散通过该PN结，并可强化该二极管的效能。举例来说，一个合适的势垒层可为二氧化硅(SiO2)或氮氧化硅(SiNxOy)；其可具有一厚度在5至25埃之间，例如约10埃。
在图2B的箭号219绘示该电流方向由一上方的存储元件(未在此图中绘示)穿越该PN结215而通过二极管并向上及通过该接触介层孔，最后至一上方的存取线(未在此图中绘示)，该较浓掺杂半导体区域212是在一有限长度进行一内衬底字线功能。诚如上述，在接点与内衬底区域字线间的长度，在实施例中可以使用表面上金属硅化物区域218a、218b而延伸。如图所绘示，由于该淡掺杂半导体区域214的宽度大于该第二掺杂半导体区域216的宽度，该电流在要向上通过该较浓掺杂半导体区域212之前，需要先由该第二掺杂半导体区域216通过该间隔物下方的该淡掺杂半导体区域214。
下面会更详尽的讨论，存取二极管具有一岛型第二区域(一般如同绘示在图2A和图2B中)，当该第二区域会自动对准于由该隔离沟道310(图3)所定义的该第一二极管区域条313，或不必对准于被该隔离沟道410(图4)所定义的该第一二极管区域条413，在各种实施例中可以用一选择性的工艺步骤达成。
参考图3的自动对准配置，该存储单元包含具有一第一导电类型的一第一掺杂半导体区域313，以及一第二掺杂半导体区域316在该第一掺杂半导体区域313之上，而该第二掺杂半导体区域316具有不同于第一导电类型的一第二导电类型。该第一掺杂半导体区域313包含一较浓掺杂区域312被一淡掺杂区域314所覆盖。在该第一掺杂半导体区域313的该淡掺杂区域314和该第二掺杂半导体区域316之间定义一PN结315。其中该第二掺杂半导体区域316是自动对准，在该PN结315上该第二掺杂半导体区域的宽度是与该淡掺杂半导体区域314的宽度相同。
参考图4的非自动对准配置，该存储单元包含具有一第一导电类型的一第一掺杂半导体区域413，以及一第二掺杂半导体区域416在该第一掺杂半导体区域413之上，而该第二掺杂半导体区域416具有不同于第一导电类型的一第二导电类型。该第一掺杂半导体区域413包含一较浓掺杂区域412被一淡掺杂区域414所覆盖。在该第一掺杂半导体区域413的该淡掺杂区域414和该第二掺杂半导体区域之间定义一PN结415。因为在这种配置下，该第二掺杂半导体区域416不是自动对准，在该PN结415上该第二掺杂半导体区域的宽度大于该淡掺杂半导体区域414的宽度。
图5A、图5B和图5C；图6A和图6B；图7A和图7B；图8A和图8B以及图9A和图9B绘示本发明的存储单元各种实施例的图标，该存储单元的各种存储元件的配置形成在存取二极管之上并具有一岛型第二区域，其是自动对准于该第一二极管区域条。
参考图5A和图5B，形成一导电栓塞320接触该覆盖层318，以提高存储元件的覆盖阵列的高度。一介电层510支持该存储元件阵列。在本实施例中，该存储元件160包含一底电极与该二极管的该第二区域电性接触，一存储材料与该底电极电性接触，以及一顶电极在该存储材料之上并电性耦接于上方的存取线(位线)120b。在这样的配置中，形成该底电极532并延伸通过该介电层的一孔洞。该底电极532接触该下方的覆盖层318并接触一存储材料530的覆盖岛，其是形成在该介电层510之上，以及每一存储材料岛是被一顶电极534所覆盖。该顶电极是藉以导电栓塞522的方式耦接至存取线120b。在每一存储单元相变化材料的一小块区域会接触该底电极532以及靠近与该底电极接触的一主动区域533是该存储元件的存储材料被诱发在至少两种固态之间转变的区域。
举例来说，在介电层510的孔洞可以通过一”空孔(keyhole)”来形成，其所需的方法、材料、及工艺系揭露在2007年9月14日申请的美国专利申请号11/855979号专利，”Phase Change Memory Cell in Via Array withSelf-Aligned，Self-Converged Bottom Electrode and Mehtod forManufacturing”在此列为参考文献。例如，该介电层510可以形成在存取电路的该顶表面上，接着依序形成一隔离层和一牺牲层。接着，在该牺牲层上形成具有开口接近或等于此工艺中最小特征尺寸的一掩模，该开口是位于该栓塞320或二极管覆盖层318的位置之上。接着，使用该掩模选择性刻蚀该隔离层和该牺牲层，因此在该隔离层和牺牲层形成一接点开口并露出该介电层510的一顶表面。接着，移除该掩模，在该接触开口处执行一选择性下切刻蚀，使得该隔离层被刻蚀，而留下该牺牲层及介电层510。接着，在该接触开口形成一填充材料，由于下切刻蚀工艺而在该接触开口内形成的填充材料之内产生一自动对准空孔。接着对该填充材料执行一非等向性刻蚀工艺来打开该空孔，并继续刻蚀直到露出在该空孔下该介电层510区域，因此，形成一侧壁间隔物，其包含在开接触开口内的填充材料。该侧壁间隔物具有一开口尺寸实质地由该空孔的尺寸所决定，也因此可以比一光刻工艺的该最小特征尺寸还来的小。接着，使用该侧壁间隔物作为一刻蚀掩模来刻蚀该介电层510，因而在该介电层内形成一开口，其具有一尺寸小于该最小特征尺寸。接着，形成一电极层在该介电层510的该开口内。接着，实施一平坦化工艺像是化学机械抛光法CMP，来移除该隔离层及该牺牲层并形成该第一电极532(或底电极)，而得到所绘示的结构。
请特别参考图5B，该第一浓掺杂区域312(较浓的掺杂足以作为一导体，并具有硅化的表面区域)是借着导电栓塞224、526来电性耦接至上方的字线130b。在图5B所绘示的实施例中，导电栓塞320及导电栓塞224、526具有钨。其它导电材料亦可以使用之。
图5C绘示一替代实施例，其中该字线130b是周期性或仅在该阵列的周边耦接至具有一金属硅化物表面的掺杂区域312。因此，绘示在图5B该导电栓塞324、526，在图5C的实施例中被删除。除此之外，图5C与图5B相同。
该底电极532可包含，例如：氮化钛或氮化钽。氮化钛为较佳的，因为其与存储材料的GST有良好的接触(如上所述)，其为半导体工艺中常用的材料，且在GST转换的高温(典型地介于600至700℃)下可提供良好的扩散势垒。替代地，该底电极532可为氮化铝钛或氮化铝钽或更包含例如，一个以上选自下列群组的元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、氧和钌及其组合。
在所绘示的实施例中，围绕该底电极及位于该存储元件下方的介电层510包含氮化硅。可以选择该介电层510的介电材料来进行孔洞形成并通过选择性刻蚀穿透一临时覆盖材料(例如，氧化硅)内一开口。
该顶电极534和该位线120可包含像是上述底电极532参考所使用的任何材料。
持续填充该隔离沟道的该介电材料可包含像是氧化硅、二氧化硅以及足以电性隔离该二极管脊部的任何材料。
在所绘示的实施例中该存储元件530包含一相变化材料。该相变化元件530可包含像是一种或多种下列群组材料：锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、硅、氧、磷、砷、氮及金。
本发明所述该存储单元的实施例，包括相变化存储材料，包含硫属化物材料与其它材料。硫属化物包括下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VIA族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第IVA族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)，其中a与b代表了所组成元素的原子总数为100％时，各原子的百分比。一位研究员描述了最有用的合金系为，在沉积材料中所包含的平均碲浓度是远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potentialof Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊范例，是如Ovshinsky‘112专利中栏11-13所述，其范例在此被列入参考。
硫属化物及其它相变化材料掺杂杂质来调整导电性、转换温度、熔点及使用在掺杂硫属化物存储元件的其它特性。使用在掺杂硫属化物代表性的杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、氧化钛。可参见美国专利第6,800,504号专利及美国专利申请号第2005/0029502号专利。
相变化合金能在此存储单元主动通道区域内依其位置顺序于材料为一般非晶状态的第一结构状态与为一般结晶状态的第二结构状态之间切换。这些材料至少为双稳定态。此词汇「非晶」是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如较之结晶态更高的电阻值。此词汇「结晶态」是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特性中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性亦可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出，一较短、较大幅度的脉冲倾向于将相转换材料的相态改变成大体为非晶态。一较长、较低幅度的脉冲倾向于将相转换材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量，够大因此足以破坏结晶结构的键能，同时时间够短，因此可以防止原子再次排列成结晶态。合适的曲线是取决于经验或模拟，特别是针对一特定的相变化合金。在本文中所揭露的该相变化材料并通常被称为GST，可理解的是亦可以使用其它类型的相变化材料。在本发明中用来所实施的相变化只读存储器(PCRAM)是Ge2Sb2Te5。
可以用于本发明其它实施例的其它可编程电阻存储包含使用使用不同晶相变化来决定电阻的其它材料或使用电流脉冲可以改变其电阻状态的其它材料，像是用在电阻随机存取存储器(RRAM)的材料，例如金属氧化物包含氧化钨(WOx)、NiO、Nb2O5、CuO2、Ta2O5、Al2O5、CoO、Fe2O3、HfO2、TiO2、SrTiO3、SrZrO3以及(BaSr)TiO3。另外，像是用在磁化电阻随机存取存储器(MRAM)的材料包含至少CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、EuO以及Y3Fe5O12之一。可参考美国专利公开号第2007/0176251”Magnetic Memory Device and Method of Fabricating theSame”，在此列为参考文献。另外的实施例包含用来编程金属化存储单元(PMC)或纳米离子存储单元的固相电解材料像是银掺杂硫化锗电解质及铜掺杂硫化锗电解质。可参见像是N.E.Gilbert等人发表在Solid-StateElectronics 49(2005)第1813-1819页”A macro model of programmablemetallization cell device”，在此列为参考文献。
用来形成硫属化物的一例示方法，可以利用PVD溅射或磁控(Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般是于室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
替代地，该硫属化物材料可以由化学气相沉积技术来形成。
图6A和图6B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是对准于该第一二极管区域条。该结构类似于图5A和图5B的结构，除了没有导电栓塞来分开该覆盖层318从该底电极532和围绕该底电极及该存储元件530下方的该介电层510。如图5A和图5B所绘示，该底电极532是形成于并延伸通过该介电层的一孔洞中。该底电极532接触该下方的覆盖层318并接触一存储材料530的覆盖岛，其是形成在该介电层510之上，以及每一存储材料岛是被一顶电极534所覆盖。该顶电极是藉以导电栓塞的方式耦接至存取线。在每一存储单元相变化材料的一小块区域会接触该底电极532以及靠近与该底电极接触的一主动区域533是该存储元件的存储材料被诱发在至少两种固态之间转变的区域。
特别参考图6B，该第一浓掺杂区域312是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图7A和图7B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是对准于该第一二极管区域条。该结构类似于图6A和图6B的结构，除了在此该存储材料为条状物730而不是岛状；以及该顶电极，亦形成为条状物734覆盖在该存储材料上，并作为一位线。如图7A和图7B例示中所绘示，该底电极532是形成于并延伸通过该介电层的一孔洞中。该底电极532接触该下方的覆盖层318并接触一存储材料条730，其是形成在该介电层510之上，以及每一存储材料条是被一顶电极条734所覆盖。在每一存储单元相变化材料的一小块区域会接触该底电极532以及靠近与该底电极接触的一主动区域533系该存储条730的存储材料被诱发在至少两种固态之间转变的区域。
特别参考图7B，该第一浓掺杂区域312是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图8A和图8B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是对准于该第一二极管区域条。在实施例中，该存储材料为条状物830而不是岛状；以及该顶电极，亦形成为条状物834覆盖在该存储材料上，并作为一位线。更者，在本实施例中在该介电层810内具有孔洞，但并没有分开的底电极。而是在此实施例中该存储材料的一部位由该条状物830延伸通过该孔洞如标号832所示，并与该覆盖层318连接于该二极管叠层121的该顶部位置。
特别参考图8B，该第一浓掺杂区域312是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图9A和图9B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是对准于该第一二极管区域条。在实施例中，在该介电层910内具有孔洞(亦如同图8A和图8B所绘示)，但并没有分开的该底电极。但是在此没有存储材料条，以及该顶电极934(亦作为该位线930)是直接覆盖在该介电层910之上。每一存储单元的该存储元件是只形成在该孔洞内如标号932所示，并与该覆盖层318连接于该二极管叠层121的该顶部位置且在该覆盖的顶电极934之上。
特别参考图9B，该第一浓掺杂区域312是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图10A和图10B；图11A和图11B；图12A和图12B绘示本发明的存储单元各种实施例的图标，该存储单元的各种存储元件的配置形成在存取二极管之上并具有一岛型第二区域，其是非自动对准于该第一二极管区域条。
图10A和图10B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是没有对准于该第一二极管区域条。该结构类似于图8A和图8B的结构，除了该介电填充层1010不只让该存储材料条1030形成于其上并且亦至少围绕在该二极管叠层121的该上岛状部位，其包含该第二掺杂半导体416及该覆盖层418。亦如同图8A和图8B的实施例，并没有分开的底电极。而是在此实施例中在该介电填充层1010中具有孔洞，但是该存储材料的一部位由该条状物1030延伸通过该孔洞如标号1032所示，并与该覆盖层418连接于该二极管叠层121的该顶部位置。
特别参考图10B，该第一浓掺杂区域412是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图11A和图11B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是没有对准于该第一二极管区域条。在本实施例中，该介电填充层1010至少围绕在该二极管叠层121的该上岛状部位，其包含该第二掺杂半导体416及该覆盖层418。该底电极1132形成并延伸通过该介电层1110的一孔洞中。该底电极532接触该下方的覆盖层418并接触一覆盖的存储材料岛1130，其是形成在该介电层1110之上，以及该列的存储材料岛是被一顶电极条1134所覆盖，其是作为一位线之用。在每一存储单元相变化材料的一小块区域会接触该底电极1132以及靠近与该底电极接触的一主动区域1133是该存储元件的存储材料岛1130被诱发在至少两种固态之间转变的区域。
特别参考图11B，该第一浓掺杂区域412是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图12A和图12B绘示一存储单元阵列的另一实施例，其中存储元件形成在存取二极管之上具有一岛型第二区域，其是覆盖该第一二极管区域条。在本实施例中，其如同图11A和图11B所示的实施例，一介电填充层1210至少围绕在该二极管叠层121的该上岛状部位，其包含该第二掺杂半导体416及该覆盖层418，以及形成该存储材料为岛状物1230而不是条状；以及该顶电极其是亦形成为一条状物1234覆盖该存储材料，作为一位线。然而在本实施例中在该介电层1210中具有孔洞，但并没有分开的底电极。反而在此实施例中，该存储材料的一部位由该岛状物1230延伸通过该孔洞如标号1232所示，并与该覆盖层418连接于该二极管叠层121的该顶部位置。
参考图12B的部分，该第一浓掺杂区域412是借着区域312某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。替代地，该导电栓塞可位在图5B所绘示的每一存储单元之间。
图13至图20C绘示制造具有一岛型第二区域之存取二极管，该岛型第二区域是自动对准于该第一二极管条的一实施例的工艺步骤。
提供一半导体衬底(一般是一半导体晶圆形式，例如一硅晶圆)。在本实施例中，该衬底是一P-型半导体，形成一N-阱1310，然后掺杂该晶圆以提供一相对浓掺杂区域，其是被具有相同导电类型(在本实施例中为P-型)的一相对淡掺杂区域所覆盖。此结果绘示于图13。在该图中该相对浓掺杂区域1312被标示为”P+”及该相对淡掺杂区域1314被标示为”P-”
之后，一多晶半导体材料层1316形成在该淡掺杂区域1314之上，该多晶半导体材料(一般为多晶硅)比起该淡掺杂区域的该掺杂浓度是较为浓掺杂，并且具有不同于该衬底下方的该淡掺杂区域的导电类型。此结果绘示于图14。在该图中该相对浓掺杂多晶层1316被标示为”N+”
另外，该PN结所需的一势垒层，在形成多硅晶覆盖层1316之前在该露出的淡掺杂硅区域1314可通过长晶或沉积一介电层来形成该势垒层。举例来说，一个合适的势垒层可为二氧化硅(SiO2)或氮氧化硅(SiNxOy)；其可具有一厚度在5至25埃之间，例如约10埃。
接着，形成一隔离沟道，使得被一介电层1530脊状分隔，如图15A、图15B、图15C所绘示。每一脊状包含一相对浓掺杂晶体半导体材料条1312(P+)覆盖于该N-阱，并且被一相对淡掺杂晶体半导体材料条1313(P-)所覆盖。集合以上成为一第一区域113，其是被一相对浓掺杂(不同类型)多晶半导体材料条1316(N+)所覆盖。
接着，在该脊状之上形成一掩模，以及该介电层在该脊状之间，如图16所绘示。图案化该掩模为条状物1612跨过该相对浓掺杂多晶材料条1316。
接着，执行一刻蚀过程以除去露出的相对浓掺杂多晶材料条(和露出的介电层材料)，并且移除掩模，其结果如图17A、图17B、图17C所示。刻蚀中止于相对淡掺杂区域1314(P-)的表面，以至于此构造由第一区域1313上的相对浓掺杂多晶硅岛状物1716所构成。在N+区域1716之间间隔很小的实施例中，此步骤包含过度刻蚀以至刻蚀经过淡掺杂硅区域1314的表面，并大于PN结的深度(意即大于图2C中空乏区域的宽度WP)，以隔离邻接的空乏区域，此一过度刻蚀过程如图18所示，但该过度刻蚀过程可应用于任一包括紧密安置单元的实施例中，且可使用其它对准工艺的实施例。
其后，如图18A、图18B、图18C所示，间隔物1810形成于相对浓掺杂多晶硅岛状物1716的侧壁。该间隔物1810遮蔽邻接于相对浓掺杂多晶硅岛状物1716的相对淡掺杂晶体半导体材料条1314(P-)的狭小范围区域，该被遮蔽的区域的宽度可由间隔物1810的宽度而决定，而相对淡掺杂晶体半导体材料条1314的其余区域1816则露出。
其后，进行裸露出的淡掺杂晶体半导体材料条的浓掺杂注入工艺，其结果如图19A、图19B、图19C所示。此刻位于晶体半导体材料条1313脊部的露出表面1816之下的区域1512为浓掺杂，其导电形式与位于N型阱上的相对浓掺杂晶体半导体材料条1312(P+)相同。
接着，如同一导电覆盖层2018，例如前述形成于相对浓掺杂多晶硅岛状物1716之上，并且形成于相对浓掺杂结晶半导体材料1512之上的金属硅化物，其结果如图20A、图20B、图20C所示。此完成之二极管结构(也可参阅图2A、图2B和图3)此刻可以准备形成后续的存储元件于其上，细节如以下详述。
图21A至图25C显示制造一具有岛型第二区域的存取二极管的方法的一实施例，该存取二极管没有对准第一二极管区域条。
如同在图13至图20C实施例的的例子中，提供一半导体衬底(一般为一半导体晶圆的形式，例如一硅晶圆)，在本实施例中，该衬底是一P-型半导体，一N型阱2110形成于任一阵列区域，且N型阱和P型阱形成于部份外围区域。在图21A中，一外围主动区域2129于一N型阱中，然后于任一阵列区域掺杂该晶圆以提供一被相同导电形式的淡掺杂区域(例如P型)所覆盖的相对浓掺杂区域。在该些图示中，该相对浓掺杂区域2112被标示为”P+”，而该淡掺杂区域2114被标示为”P-”。一隔离沟道同时形成于阵列及外围区域中，产生由介电层2130分隔的脊部，如图21A、图21B、图21C所示，于主动区域中，例如显示于图21C位于斜线外围区域中的区域2129，反之，将为我们所了解的是，装置上位于外围区域中的晶体管用于逻辑和其它目的，且具有复杂的布局，阵列中的每一脊部包括一覆盖N型阱的相对浓掺杂结晶半导体材料(2112，P+)，该相对浓掺杂结晶半导体材料(2112，P+)被相对淡掺杂结晶半导体材料(2114，P-)所覆盖。上述元件共同构成一形成整个掺杂结晶半导体材料的一第一二极管区域2113。图中虽未显示，但可以形成一金属硅化物的侧壁以改善脊部中由P型材料条构成的导体的传导性，前述步骤可由类似图21A的实施例中，回刻蚀填充材料的一部份2130以露出区域2114和2112的侧边而达成，接着一金属硅化物前驱物沉积于露出侧边之上，并且退火以产生硅结构。其后，位于衬底上的剩余金属硅化物前驱物移除离开脊部侧边上自动对准的金属硅化物元件。一般金属硅化物前驱物包括金属或以下金属的结合：例如钴、钛、镍、钼、钨、钽以及铂，金属硅化物前驱物亦可以包括金属氮化物或其它金属合成物。因此该金属硅化物条(未示)从P型材料移除少数载体，并且改善衬底的传导性。
之后，栅极介电层2128沉积于外围区域中，其可通过随后将阵列区域中移除的一全面式工艺，或者将阵列区域掩模起来的工艺而形成。接着，一多晶半导体材料层同时形成于阵列及外围区域中，而该多晶半导体材料层位于淡掺杂区2114以及隔离沟道介电层2130的表面之上。该多晶半导体材料层(典型地为多晶硅)为相对浓掺杂，且具有与位于其下的衬底的浓掺杂区域相对的传导型态。接着，一覆盖层形成于多晶半导体层之上，而图案化该些层次以形成相对淡掺杂结晶半导体材料2114的相对淡掺杂区域2114，并且于外围区域中形成适当的内联机和栅极结构，其结果显示于图22A、图22B、图22C中。在该些图示中，每一相对浓掺杂多晶硅的材料条2116标示为”N+”，且位于覆盖材料条2118之下。在此一工艺以及类似工艺中，单一的多晶硅工艺可同时由阵列中的浓掺杂多晶硅元件以及外围多晶硅结构所分享，以省下庞大的制造成本。在此实施例中，位于装置的周边电路区域中的晶体管栅极结构以及二极管的浓掺杂多晶硅元件在单一多晶硅层中包括各别的特征。其后，形成一层间介电层，在外围装置区域和存储器阵列区域同时形成开口，该些开口填满导电金属栓塞材料，例如外围装置区域中的钨，且依照实施的存储单元实施例，与阵列区域中完成存储单元的元件。在一替代实施例中，一金属硅化物层(未示)同样地也可以最好是选择性的形成在层2412的表面(参照图24B)。
在一替代实施例中，一势垒层最好是选择性的形成于PN结，该势垒层可通过在形成多晶硅的覆盖层2116之前，于露出的淡掺杂硅区域2114上长晶或沉积一介电层来形成，一合适的势垒层，例如二氧化硅(SiO2)或者氧氮化硅物(SiNxOy)，可具有一厚度在5埃至25埃的范围之间，例如10埃。
其后，专注于阵列区域，间隔物2310形成于相对浓掺杂多晶硅的材料条2116，该些间隔物2310遮蔽相对淡掺杂结晶半导体材料2114的狭小范围区域，邻接每一相对浓掺杂多晶硅的材料条2116，且被遮蔽区域的宽度可由间隔物2310而决定，露出的相对淡掺杂结晶半导体材料的剩余区域标示为2316。
其后，进行裸露出的淡掺杂晶体半导体材料条的浓掺杂注入工艺，其结果如图24A、图24B、图24C所示。
此刻位于晶体半导体材料条2113脊部的露出表面2316之下的区域2412为浓晶体半导体材料条掺杂，其导电形式与位于N型阱上的相对浓掺杂晶体半导体材料条2112(P+)相同。
其后，一掩模形成于覆盖材料条2118以及相对浓掺杂多晶硅的材料条2116及介电材料2130位于脊部之间的上方，图案化以覆盖至少一部份的覆盖材料条2118和通常覆盖在多晶体半导体材料条2113脊部的材料条2116。进行一刻蚀工艺以移除任一露出的相对浓掺杂多晶材料，且随后移除掩模，其结果显示于图25A、图25B、图25C。刻蚀中止于注入晶体半导体材料(2412，P+)的表面，使得以至于此构造由第一区域2113脊部上且被导电覆盖层2518所覆盖的相对浓掺杂多晶硅岛状物2520所构成。在一替代实施例中，一金属硅化物层(未示)同样地也可以最好是选择性的形成在层2412的表面。此完成的二极管结构(也可参阅图2A、图2B和图4)此刻可以准备形成后续的存储元件于其上，细节如以下详述。
图26A及图26B是显示一存储单元的实施例的一部份的概略部份视图，其中该二极管的第二部份具有柱状型式。图26A是沿着位线120方向，图26B是沿着字线130方向。
参考图26A及图26B，存储单元115包含一具有第一导电型式的第一掺杂半导体区域2613，以及在该第一掺杂半导体区域2613上的第二掺杂半导体栓塞2616，该第二掺杂半导体栓塞2616具有一与第一导电型式相反的第二导电型式。该第一掺杂半导体区域2613包含一由一淡掺杂区域2614覆盖的较浓掺杂区域2612。一PN结2615定义于第一掺杂半导体区域2613的淡掺杂区域2614与第二掺杂半导体栓塞2616之间。该等图所示的实施例中，该第一掺杂半导体区域是一p型半导体；该导电掺杂区域被标注为「P+」，及淡掺杂区域被标注为「P-」。而且，该等图所示的实施例中，该第二掺杂半导体区域是一标注为「N+」的较浓掺杂n型半导体，具有一掺杂浓度较该淡掺杂区域者为高。
该第一掺杂半导体区域2613是通过掺杂该(单晶)半导体衬底形成，及从而该第一掺杂半导体区域是一单晶半导体。该第二掺杂半导体区域是形成于一绝缘层中(未图示)的介层孔内的掺杂沉积多晶硅栓塞。于是，该二极管是由第一及第二半导体区域组成，定义其间的一PN结；该第一半导体区域是由一单晶半导体形成，该第二半导体区域是由一多晶半导体形成。
该掺杂单晶半导体区域可形成于晶圆本身之中。或者，该掺杂单晶半导体区域可形成于绝缘层上覆硅「SOI」的衬底中(诸如硅-绝缘层-硅)衬底。
存储单元115包含第二掺杂半导体栓塞2616的一导电覆盖层2618。该第一及第二掺杂半导体区域2613、2616及导电覆盖层2618构成一多层叠层定义二极管121。在例示实施例，该导电覆盖层2618包含一含有例如Ti、W、Co、Ni或Ta的金属硅化物。该导电覆盖层2618通过提供一较该第一及第二掺杂半导体区域2613、2616的半导体材料高的导电性接触表面，而有助于保持横跨施加在该第一及第二掺杂半导体区域2613、2616的电场均匀性。该导电覆盖层2618在二极管121与覆盖存储元件160之间也提供一低电阻欧姆。附带地，该导电覆盖层2618于存储单元阵列100制造期间可当作一用于第二掺杂半导体栓塞2616的保护性刻蚀中止层。选择性地，一些较佳实施例中，金属硅化物层亦可形成在该较浓掺杂区域层2612的表面。
图26A及图26B所示的实施例中，覆盖于该较浓掺杂区域层2612上的淡掺杂区域2614的宽度大于第二掺杂半导体栓塞2616的宽度。一导电栓塞2624于第二掺杂半导体栓塞2616的侧隔开或位于其侧边的阵列区域处与该较浓掺杂区域层2612连接，且其向上延伸与上方的结构接触，如以下所示及所述。
选择性地，最好有一势垒层位于PN结，该层可通过在形成一多晶硅覆盖层2616之前生长或沉积一介电层在暴露的淡掺杂硅区域2614形成。一合适的势垒层可例如是二氧化硅(SiO2)或氮氧化硅(SiNxOy)；及其可以厚度范围为约5至25埃，例如约10埃。
图26B中的箭号2619显示一电流流动方向，来自一上方的存储元件(未示于此图中)横跨PN结2615通过二极管及流经与通过接触介层孔2624，最后流至一上方的存取线(未示于此图中)。如此图所示，因为该淡掺杂硅区域2614大于第二掺杂半导体栓塞2616的宽度，该电流在其通过该较浓掺杂区域层2612之前，必须通过自该第二掺杂半导体栓塞2616经过位于间隔物之下的该淡掺杂硅区域2614。
图27A和图27B；图28A和图28B；图29A和图29B；图30A和图30B；图31A和图31B；图32A和图32B及图33A和图33B显示存储单元的不同实施例的范例，其中该存取二极管具有柱状型式的第二区域。
图27A和图27B例示一存储单元阵列的实施例，其中存储元件形成在该等具有柱状型式的第二区域的存取二极管之上。在此实施例中，介电层2710覆盖在该导电覆盖层2618及邻近的介电填充物2630。在此实施例中，未有分离的底电极；一顶电极条状物2730覆盖介电层2710，以及在此实施例中，位线2734覆盖该顶电极条状物2730直接电性接触。介电层2710中的孔洞于介电层2710覆盖该导电覆盖层2618的下侧较位于顶电极条状物2730下方的介电层2710的上侧窄。每一存储单元的存储元件仅形成在以2732表示的孔洞中，及使接点下至于二极管叠层121顶部具有导电覆盖层2618的较窄端，以及上至具有覆盖顶电极2730的较宽端。
特别参考图27B，该较浓掺杂区域层2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。
图28A和图28B例示存储单元阵列的另一实施例，其中存储元件是横跨具有柱状型式的第二区域的存取二极管的上方形成。在此实施例，介电层2810支撑该存储元件阵列。该存储元件包含一与存取二极管的第二区域电性接触的底电极、一与底电极接触的存储材料，以及在存储材料上方且与上方的存取线(位线)120b电性接触的顶电极。在此组态中，底电极2832是形成及延伸通过介电层2810的孔洞之中。底电极2832接触下方覆盖层2618及接触形成在介电层2810上的存储材料2830的覆盖岛状物，及每一存储材料岛状物是通过一顶电极2834覆盖。顶电极是通过导电栓塞2822耦接至存取线120b。每一存储单元中，相变化材料的一小区域接触底电极2832，及一邻近具有底电极的接点的主动区域是存储元件2830的区域，其中该存储材料可诱发在至少两种固态之间的转变。
特别参考图28B，该第一浓掺杂区域2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。而且，浓掺杂区域2612的表面可覆盖一金属硅化物。图29A和图29B例示存储单元阵列的另一实施例，其中存储元件是横跨具有柱状型式的第二区域的存取二极管的上方形成。在此实施例，如同图28A和图28B所示的实施例，一介电填充物2620包围二极管叠层121的至少上方岛状部份，其包含第二掺杂半导体2616及导电覆盖层2618，以及存储材料是形成如岛状物，而不是条状物；以及一亦形成如岛状物2934的顶电极覆盖该存储材料，及通过导电栓塞2922耦接至存取线(位线)120b。然而，在此实施例中，在介电层2910中有孔洞，但未有分离的底电极。反而，在此实施例，存储材料的一部份自岛状物2930延伸通过该等以2932表示的孔洞，及使得与二极管叠层121顶部的导电覆盖层2618接触。
特别参考图29B，该第一浓掺杂区域2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。而且，浓掺杂区域2612的表面可覆盖一金属硅化物。
图30A和图30B例示存储单元阵列的另一实施例，其中存储元件是横跨具有柱状型式的第二区域的存取二极管的上方形成。在此实施例中，在介电层3010中有孔洞，及如图29A和图29B所示的实施例，未有分离的底电极。但是此处未有覆盖介电层的存储材料的条状物或岛状物，且顶电极3034为岛状型式且直接覆盖在介电层3010上。每一存储单元的存储元件仅形成在以3032表示的孔洞中，及使得下与二极管叠层121顶部的导电覆盖层2618接触及上与上方的顶电极3034接触。
特别参考图30B，该第一浓掺杂区域2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。而且，该浓掺杂区域2612的表面可覆盖一金属硅化物。
图31A和图31B例示存储单元阵列的另一实施例，其中存储元件是横跨具有柱状型式的第二区域的存取二极管的上方形成。在此实施例，一介电层3110支撑该存储元件阵列。如图28A、图28B及图28C中，该存储元件包含一与存取二极管的第二区域电性接触的底电极、一与底电极接触的存储材料，以及在存储材料上方且与上方的存取线(位线)120b电性接触的顶电极。在此组态中，底电极3132是形成及延伸通过介电层3110的孔洞中。底电极3132接触下方的覆盖层2618及接触形成在介电层3110上的存储材料3130的覆盖条状物，及每一存储材料条状物是由一顶电极条状物3134覆盖，其亦作为一位线120b。每一存储单元中，相变化材料的一小区域接触底电极3132，及一邻近具有底电极的接点的主动区域3133系存储元件3130的区域，其中该存储材料可诱发至少两固态相之间的转变。
特别参考图31B，该第一浓掺杂区域2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。而且，该浓掺杂区域2612的表面可覆盖一金属硅化物。图32A和图32B例示存储单元阵列的另一实施例，其中存储元件是横跨具有柱状型式的第二区域的存取二极管的上方形成。在此实施例，存储材料是形成如条状物3230，而不是岛状物；以及一亦形成如条状物3234的顶电极覆盖该存储材料，作为一位线。此外，在此实施例中，在介电层3210中有孔洞，但未有分离的底电极。反而，在此实施例，存储材料的一部份自条状物3230延伸通过该等以3232表示的孔洞，及使得与二极管叠层121顶部的导电覆盖层2618接触。
特别参考图32B，该第一浓掺杂区域2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。而且，浓掺杂区域2612的表面可以一金属硅化物覆盖。
图33A和图33B是说明存储单元阵列的另一实施例，其中该存储单元是形成在具有柱状第二区域的存取二极管之上。此实施例中，介电层3310中存在有孔洞，以及如图33A和图33B所示的实施例中，未有分离的底电极。但是，此处亦未有存储材料条状物，且也作为位线3330的顶电极3334直接设置在介电层3310之上。每一存储单元的存储元件仅形成在孔洞中，如元件符号3332所示，以及使得接点下接二极管叠层121顶部的覆盖层2618及上接其上设置的顶电极3334。
特别参考图33B，该第一浓掺杂区域2612是通过区域2612某些区段的位置上(未示)的导电栓塞(未示)来电性耦接至上方的字线130b。而且，浓掺杂区域2612的表面可以一金属硅化物覆盖。
图34A至图39C是显示存取二极管的工艺的实施例的各阶段，该存取二极管具有具有柱状型式的第二区域。
在参考图13至图20C的该等实施例中，提供一半导体衬底(通常是半导体晶圆型式，例如硅晶圆)。该处，如在此实施例中，该衬底为P型半导体，形成N-阱2110，及接着晶圆被掺杂以提供一由相同导电性型式(此实施例为P型)的相对淡掺杂区域覆盖的相对浓掺杂区域。图中，该相对浓掺杂区域2112以「P+表示」，相对淡掺杂区域2114以「P-表示」。形成一隔离沟道，造成由介电层2130分隔的脊部，如图21A、图21B、图21C所示。每一脊部包含由相对淡掺杂结晶半导体材料(2114，P-)条状物覆盖的位于N-阱上的相对浓掺杂结晶半导体材料(2112，P+)条状物。这些层次一起构成一全部于掺杂结晶半导体材料中形成的一第一二极管区域2113。
该掺杂单一结晶半导体区域可形成在晶圆本身中。或者，该掺杂单一结晶半导体区域可形成在一绝缘层上覆硅「SOI」衬底中(诸如，硅-绝缘层-硅)衬底。
之后，一介电层3410形成在图21A、图21B、图21C所示的结构上，造成图34A、图34B所示的结构。
之后，开口3520的阵列系穿越图34A、图34B所示的结构的介电层3410形成，以暴露出相对淡掺杂结晶半导体材料(2114，P-)的顶表面的区域3522，造成图35A、图35B及图36所例示的结构。开口3520可通过介层孔刻蚀技术形成。
之后，掺杂多晶硅栓塞3716形成在图35A、图35B及图36所例示的结构的开口3520中，造成图37A、图37B及图37C所示的结构。掺杂多晶硅栓塞3716具有一与相对淡掺杂结晶半导体材料(2114，P-)的相反的导电性，及因而栓塞3716接触一对应的淡掺杂结晶半导体材料(2114，P-)，以定义其间的PN结3715。掺杂多晶硅栓塞3716可通过在例如图35A、图35B及图36所示结构上沉积掺杂多晶硅材料，接着进行诸如化学机械抛光(CMP)平坦化工艺而形成。
该处，在PN结处希望选择性采用一势垒层，在通过介电层3510于开口3520中形成多晶硅栓塞3716之前，该势垒层可通过生长或沉积一介电层在相对淡掺杂区域2114的暴露区域3522上。一适合的势垒层例如二氧化硅(SiO2)或氮氧化硅(SiNxOy)；以及其可形成厚度范围约自5至25埃，例如约10埃。
选择性地，之一第二开口3820阵列是穿越图37A、图37B、图37C所示的结构的介电层3510形成，以暴露出注入相对浓掺杂结晶半导体材料(2414，P+)的顶表面的区域3822，造成图38A、图38B及图38C所例示的结构。开口3820可通过介层孔刻蚀技术形成。选择性地，金属硅化物可形成在该材料2414的顶部上。或者，如上述，接点开口3820只偶尔用于阵列中或是在阵列周边处。
导电栓塞3924是通过沉积导电材料在开口3820中，作为一通过图38A、图38B、图38C所例示的结构中的绝缘层3510的介层孔；以及导电覆盖层3918是形成在掺杂多晶硅栓塞3716的顶表面处，造成图39A、图39B、图39C所示的结构。所得构造是由第一二极管区域2413脊部的淡掺杂区域上的导电覆盖层3918覆盖的相对浓掺杂多晶硅材料(栓塞3916)的柱状物所组成；以及在二极管构造表面至第一二极管区域2413脊部的浓掺杂区域2412提供作为电性接触的导电栓塞3924。此完成的二极管结构(也可参阅图26A和图26B)此刻可以准备形成后续的存储元件于其上，如以下详细说明。
图40A至图44C显示具有存取二极管之上的存储元件的形成程序的实施例的各阶段，该存取二极管具有一岛状第二区域，由图案化多晶硅本体所组成，其是与第一掺杂区域条状物自动对准(如同图7A和图7B所示)。
例如由图20A、图20B及图20C所示的组态开始，介电层4010沉积在相对浓掺杂多晶硅岛状物1716的顶部的导电覆盖层2018之上，造成图40A及图40B所示的结构。
之后，孔洞的阵列是形成在介电层4010中，以及该等孔洞填充电极材料以形成底电极4032，结果如图41A、图41B及图41C所示。
之后，开口4220的第二阵列可通过图41A、图41B及图41C所示结构的介电层4110形成，以暴露出注入相对浓掺杂结晶半导体材料(1512，P+)的顶表面的区域4222，造成图42A、图42B及图42C所例示的结构。开口4220可通过例如刻蚀技术形成。
之后，导电栓塞4324是通过沉积导电材料于图42A、图42B及图42C所例示结构的开口4220中，造成图43A、图43B及图43C所示的结构。如上述，导电栓塞4324在一些实施例中可以被省略或只偶尔使用。
之后，由顶电极材料的条状物4434覆盖的存储材料的条状物4430是形成在如图43A、图43B及图43C所示结构之上，造成图44A、图44B及图44C所示的结构。该条状物是被排列使得其横切底电极4032的列，以致于存储材料接触下方的底电极。如此实施例所示，顶电极4434也作为位线。
图45A至图50B是显示具有存取二极管之上的存储元件的形成程序的实施例的各阶段，该存取二极管具有一岛状第二区域，其不是与第一掺杂区域条状物自动对准。
例如由图25A、图25B及图25C所示的组态开始，介电层4510沉积在相对浓掺杂多晶硅岛状物1316的顶部的导电覆盖层2518之上(标示在图25A中)，造成图45A及图45B所示的结构。
之后，孔洞的阵列是形成在介电层4510中，以及该等孔洞填充电极材料以形成底电极4532，结果如图46A、图46B及图46C所示。如上述，该导电栓塞4724在一些实施例中可被省略或只偶尔使用。
之后，开口4720的第二阵列可通过图46A、图46B及图46C所示结构的介电层4610形成，以暴露出注入相对浓掺杂结晶半导体材料(1512，P+)的顶表面的区域4722，造成图47A、图47B及图47C所例示的结构。开口4720可通过例如刻蚀技术形成。
之后，导电栓塞4724是通过沉积导电材料于图47A、图47B及图47C所例示结构的开口4720中，造成图48A、图48B及图48C所示的结构。
之后，由顶电极材料的条状物4934覆盖的存储材料的条状物4930是形成在如图48A、图48B及图48C所示结构之上，造成图49A、图49B及图49C所示的结构。该条状物是被排列，使得其横切底电极4532的列，以致于存储材料接触下方的底电极。如此实施例所示，顶电极4934也作为位线。
之后，一介电层填充物5010形成在图49A、图49B、图49C所示结构之上。额外的开口阵列是穿过介电层填充物5010形成，以暴露出导电栓塞4724表面，及额外的导电栓塞5024是通过沉积导电材料在额外的开口中而形成。之后，字线5034是形成在介电层填充物5010上。字线5034被排列，使得其横切额外导电栓塞5024的列，以致于字线与下方导电栓塞电性接触。所得结构系显示在图50A、图50B中。如上述，该导电栓塞5024在一些实施例中可被省略或只偶尔使用。
图51A至图54C是显示具有存取二极管之上的存储元件的形成程序的实施例的各阶段，该存取二极管具有一柱状型式的第二区域(如图27A和图27B所示)。例如由图39A、图39B及图39C所示的组态开始，一介电层5110形成在相对浓掺杂多晶硅柱状物3916的顶部的导电覆盖层3918之上，以及锥形孔5120的阵列是通过介电层5110暴露下部导电覆盖层3918的区域而形成。所得结构是如图51A及图51B、图51C所示的结构。
之后，该孔洞是填充存储材料5232，结果如图52A、图52B、图52C所示。
之后，顶电极材料的条状物5330是形成在存储材料元件5232的列的上方，以及位线120b是形成在顶电极条状物的上方。该等条状物可通过例如沉积-屏蔽-刻蚀程序形成。所得结构是如图53A、图53B、图53C所示。
之后，一额外介电层填充物5410是形成在图53A、图53B、图53C所示结构之上，及字线130b被图案化在该结构之上，如图54C所示，如上讨论，该处的接点是偶尔制作。
其它实施例亦被涵盖在后附权利要求范围之内。