存储器装置的更新方法 【技术领域】
本发明是有关于一种存储器装置的更新方法，且特别是有关于一种用以降低漏电流与噪声的存储器装置的更新方法。
背景技术
DRAM为目前最广泛使用的存储器。DRAM是利用电容来储存数据，由于存在电容之中的电荷会逐渐消失，故需要额外周期性的更新(refresh)动作。图1为已知DRAM的基本单位的结构示意图。图2为用以说明图1中各信号的时序图。请同时参照图1与图2，在等电位期间T21，由于信号EQL11、EQL12、MUX11与MUX12的准位维持在电压VINT2，因此位线(BL11、/BL11、BL12与/BL12)以及感应线(BLM11与BLM12)彼此电连接并等电位至参考电压VEQL2，其中参考电压VEQL2的准位被设定为位线最高准位VBLH2的一半。
之后，为了更新连接至字符线WLR0的存储单元131，则将于更新期间T22中使能存储单元阵列130。此时，信号EQL12与MUX11的准位将转态至电压VSS2，以致使位线BL12与/BL12相互不导通，且感应放大器120与存储单元阵列110彼此互不相连。之后，通过字符线WLR0定址所欲存取的存储单元。于信号生成阶段，存储单元131将被开启，且所欲读取的信号即生成于位线BL12、/BL12与感应线BLM11、BLM12上。此时，感应放大器120将放大感应线BLM11、BLM12上的信号，进而达到更新存储单元131的目的。
值得注意的是，随着DRAM核心架构的日渐缩小，位线间所存在的漏电流也就越来越严重。主要的原因在于，于等电位期间，存储单元中的寄生电容将形成不必要的导通路径，而在位线之间形成漏电流，例如：图1所标示的I11。此种状况可通过新增一电流限制器来加以降低，但是来自感应放大器120的漏电流，例如：图1所标示的I12，却无法被抑制住。
为了避免来自感应放大器120的漏电流，如图3所示的，于更新期间T22的起始阶段，现有技术将信号MUX11与MUX12同时切换至电压VSS2。此时，感应线BLM11、BLM12将维持在浮置(floating)的状态，进而降低漏电流的发生。然而，当感应线BLM11与BLM12同时维持在浮置状态时，却会引发噪声(noise)的产生，进而影响整个系统的噪声容限(noise margin)。
【发明内容】
本发明提供一种更新方法，用以降低存储器装置中漏电流与噪声的产生。
本发明提出一种更新方法，适用于一存储器装置。其中，存储器装置包括一感应放大器、一第一存储单元阵列以及一第二存储单元阵列，感应放大器具有一感应线对，并用以放大来自第一存储单元阵列中一第一位线对的信号，以及来自第二存储单元阵列中一第二位线对的信号。所述更新方法包括下列步骤。首先，设定一睡眠模式，其中存储器装置于睡眠模式下无法被读取与写入。之后，依序自动更新第一与第二存储单元阵列。
值得注意的是，上述自动更新第一与第二存储单元阵列的步骤各自包括：于一等电位期间，将感应线对、第一位线对以及第二位线对的电位切换至一参考电压，其中感应线对与第二位线对彼此电性不相连；以及，于一更新期间，依据第一与第二存储单元阵列的更新顺序，来调整第一与第二位线对的电位，并据以将感应线对至少与第一、第二位线的其一电连接。
在本发明的一实施例中，上述的将感应线对、第一位线对以及第二位线对的电位切换至参考电压的步骤包括，首先，提供一第一与一第二等位控制信号，以分别控制第一位线对以及第二位线对中两位线的导通状态。之后，提供一第一与一第二感测控制信号，以分别控制感应线对与第一位线对、第二位线对的导通状态。
更进一步来看，为了致使各个线对的电位切换至参考电压，将第一与第二等位控制信号的准位维持在一第一电压，以分别致使第一位线对以及第二位线中的两位线相互导通并等电位至参考电压。此外，更将第一感测控制信号的准位维持在第一电压，以致使感应线对电连接至第一位线对。在此，第二感测控制信号的准位会被切换至一第二电压，以致使感应线对与第二位线对电性不相连。
在本发明的一实施例中，上述的在自动更新第二存储单元阵列的过程中，于更新期间，依据第一与第二存储单元阵列的更新顺序，来调整第一与第二位线对的电位的步骤包括，维持第一等位控制信号的准位，以致使第一位线对中的两位线相互导通并等电位至所述参考电压。以及，将第二等位控制信号的准位切换至第二电压，以致使第二位线对中地两位线相互不导通。
在本发明的一实施例中，上述的在自动更新第二存储单元阵列的过程中，据以将感应线对至少与第一、第二位线的其一电连接的步骤包括，首先，将第一感测控制信号的准位切换至第二电压，以致使感应线对与第一位线对彼此电性不相连。以及，以阶梯式的方式递增第二感测控制信号的准位，以致使感应放大器放大来自第二位线对的信号。
基于上述，针对第一与第二存储单元阵列的自动更新，本发明于等电位期间利用感应线对与第二位线对彼此电性不相连的方式，来降低位线之间的漏电流。此外，本发明于更新期间将感应线对至少与第一、第二位线的其一电连接，以藉此降低噪声的产生。
【附图说明】
图1为已知DRAM的基本单位的结构示意图。
图2为用以说明图1中各信号的一时序图。
图3为用以说明图1中各信号的另一时序图。
图4A绘示为依据本发明一实施例的更新方法的流程图。
图4B绘示为用以说明图4A中各信号的时序图。
图5绘示为用以说明步骤S421的流程图。
附图标号
110、130：存储单元阵列
111、131：存储单元
120：感应放大器
BL11、/BL11、BL12、/BL12：位线
PBL11、PBL12：位线对
BLM11、BLM12：感应线
PBLM：感应线对
T11～T14：接收端
WLR0、WLR1、WLL0、WLL1：字符线
VEQL2：参考电压
I11、I12：漏电流
T21、T41、T43：等电位期间
T22、T42、T44：更新期间
VINT2、VSS2、VPP2、VBLH2、VBLH4：电压
EQL11、EQL12、MUX11、MUX12、SWLR、SWLL、SBLM11、SBLM12：信号
S410～S430、S421～S425、S431～S435：用以说明图4A实施例的各步骤
EQL41：第一等位控制信号
EQL42：第二等位控制信号
MUX41：第一感测控制信号
MUX42：第二感测控制信号
VINT4：第一电压
VSS4：第二电压
VPP4：第三电压
S510～S550：用以说明步骤S421的各步骤
【具体实施方式】
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
在说明本发明实施例之前，必须先了解本发明的更新方法适用于一存储器装置。为了便于说明，以下将以图1所绘示的动态随机存取存储器(DRAM)为例，列举本发明的实施方式。
如图1所示的，DRAM包括存储单元阵列110～120以及感应放大器120。其中，存储单元阵列110与130各自包括多个位线对，例如：存储单元阵列110包含由位线BL11与/BL11所构成的第一位线对PBL11，且存储单元阵列130包含由位线BL12与/BL12所构成的第二位线对PBL12。感应放大器120则具有由感应线BLM11与BLM12所构成一感应线对PBLM，并用以放大来自位线对PBL11与PBL12的信号。在以下说明的过程中，图1的接收端T11～T13将分别用以接收以下实施例所定义的信号EQL41、MUX41、MUX42与EQL42。
图4A绘示为依据本发明一实施例的更新方法的流程图，图4B绘示为用以说明图4A中各信号的时序图。请同时参照图1、图4A与图4B，首先，于步骤S410，设定存储器装置无法被读取与写入的一睡眠模式。例如：步骤S410将设定一睡眠模式，且存储单元阵列110与130于此睡眠模式下将无法被读取与写入。之后，通过步骤S420，于睡眠模式的期间，自动更新(refresh)第二存储单元阵列，例如：图1中的存储单元阵列130。
举例来说，如图4B所示的，本实施例会通过等电位期间T41与更新期间T42来进行存储单元阵列130的更新。在此过程中，首先，于步骤S421，将感应线对PBLM、第一位线对PBL11以及第二位线对PBL11的电位切换至一参考电压VEQL2。
针对步骤S421的细部流程来看，如图5所示的，于等电位期间T41，首先，于步骤S510，提供一第一等位控制信号EQL41与一第二等位控制信号EQL42，以分别控制第一位线对PBL11对以及第二位线对PBL12中两位线的导通状态。于步骤S520，提供一第一感测控制信号MUX41与一第二感测控制信号MUX42，以分别控制感应线对PBLM与第一位线对PBL11、第二位线对PBL12的导通状态。
之后，于步骤S530，将第一等位控制信号EQL41与第二等位控制信号EQL42的准位维持在第一电压VINT4。此时，第一位线对PBL11中的两位线BL11与/BL11将相互导通，并等电位至参考电压VEQL2。相似地，第二位线对PBL12中的两位线BL12与/BL12也将相互导通，并等电位至参考电压VEQL2。
接着，于步骤S540，将第一感测控制信号MUX41的准位维持在第一电压VINT4。此时，感应线对PMLM将电连接至第一位线对PBL11，而等电位至参考电压VEQL2。另一方面，于步骤S550，将第二感测控制信号MUX42的准位切换至一第二电压VSS4。藉此，感应线对PMLM与第二位线对PBL12彼此电性不相连，进而有助于降低位线之间的漏电流。
请继续参照图4A。于等电位期间T41将感应线对PBLM、第一位线对PBL11以及第二位线对PBL12的电位切换至参考电压后，则将于更新期间T42利用步骤S422～S425来进行有关于存储单元阵列130的更新。更细部地来看，在更新期间T42中，首先，于步骤S422，维持第一等位控制信号EQL41的准位。藉此，第一等位控制信号EQL41将被维持在第一电压VINT4，而致使第一位线对PBL11中的两位线BL41与/BL41相互导通并等电位至参考电压VEQL2。
之后，则于步骤S423，将第二等位控制信号EQL12的准位切换至第二电压VSS4。此时，第二位线对PBL12中的两位线BL12与/BL12将相互不导通，进而可分别用以传送来自存储单元阵列130的信号。接着，于步骤S424，将第一感测控制信号MUX41的准位切换至第二电压VSS4，以致使感应线对PBLM与第一位线对PBL11彼此电性不相连。另一方面，则于步骤S425，以阶梯式的方式递增第二感测控制信号MUX42的准位。
此时，第二感测控制信号MUX42的准位将从第二电压VSS4切换至第一电压VINT4，之后再从第一电压VINT4切换至一第三电压VPP4。其中，第三电压VPP4＞第一电压VINT4＞第二电压VSS4，且第二电压VSS4例如是系统的接地电压。如此一来，将可加强感应线对PBLM与第二位线对PBL12之间的导通路径的形成，以致使感应放大器120可放大来自第二位线对PBL12的信号。
值得注意的是，于信号生成的阶段，连接至第二位线对PBL12的存储单元(例如是存储单元131)，将依据字符线WLR0与WLR1所传送的信号SWLR而被开启。此时，来自第二位线对PBL12中存储单元的信号将生成于位线BL12、/BL12与感应线BLM11、BLM12上，并经由感应放大器120的放大而于更新期间T42中获得信号SBLM11与SBLM12。
请继续参照图4A。当完成第二存储单元阵列(也就是存储单元阵列130)的自动更新后，将于步骤S430，进行第一存储单元阵列(也就是存储单元阵列110)的自动更新。
举例来说，如图4B所示的，本实施例会通过等电位期间T43与更新期间T44来进行存储单元阵列110的更新。在此过程中，首先，通过步骤S431，于等电位期间T43，将感应线对PBLM、第一位线对PBL11以及第二位线对PBL11的电位切换至参考电压VEQL2。其中，步骤S431的细部流程与步骤S421相同，故于此不予赘述。
接着，将于更新期间T44利用步骤S432～S435来进行有关于存储单元阵列110的更新。更细部地来看，在更新期间T44中，首先，于步骤S432，将第一等位控制信号EQL41的准位切换至第二电压VSS4，以致使第一位线对PBL11中的两位线BL11与/BL11相互不导通。之后，于步骤S433，维持第二等位控制信号EQL42的准位，以致使第二位线对中的两位线BL12与/BL12相互导通并等电位至参考电压VEQL2。
接着，于步骤S434，将第一感测控制信号MUX41的准位切换至第三电压VPP4，以致使感应放大器120可放大来自第一位线对PBL11的信号。并于步骤S435，将第二感测控制信号MUX42的准位维持在第二电压VINT4，以致使感应线对PBLM与第二位线对PBL12彼此电性不相连。
相似地，于信号生成的阶段，连接至第一位线对PBL11的存储单元(例如是存储单元111)，将依据字符线WLL0与WLL1所传送的信号SWLL而被开启。此时，来自第一位线对PBL11中存储单元的信号将生成于位线BL11、/BL11与感应线BLM11、BLM12上，并经由感应放大器120的放大而于更新期间T44中获得信号SBLM11与SBLM12。
总体观之，上述自动更新第一与第二存储单元阵列的过程都各自包括一等电位期间与一更新期间。此外，无论是更新第一存储单元阵列还是更新第二存储单元阵列，本实施例都是于等电位期间，将感应线对、第一位线对以及第二位线对的电位切换至参考电压，并藉此降低位线之间的漏电流。另一方面，本实施例都是于更新期间依据第一与第二存储单元阵列的更新顺序，来调整第一与第二位线对的电位，并据以将感应线对至少与第一、第二位线的其一电连接。如此一来，感应线对中的两感应线将不会于更新期间中同时呈现浮置的状态，并藉此降低噪声的产生。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定范围为准。