用于半导体存储器件的自动模式选择电路 本发明涉及半导体存储器件的自动模式选择电路，特别是能够自动选择芯片中低电压晶体管晶体管逻辑电路(下文称之为LVTTL)和高速输入/输出(下文称之为I/O)接口两种模式的半导体存储器件的自动模式选择电路。
在半导体存储器件中，近来已经使用了分别以焊接/金属方案设计的TTL或LVTTL和高速I/O接口。为了克服这两种模式的设计，已经提出了在半导体芯片中自动选择这两种模式的自动选择方案。
图1示出LVTTL和高速I/O接口的电压电平之间的对比表。图2示出LVTTL一个实例的电路图。图3示出高速I/O接口一个实例的电路图。图4示出图2和3的LVTTL和高速I/O接口输出信号的波形曲线。
如图2所示，该LVTTL包括一个数据输出缓冲器101，一个比较器102和一个寄生电容器C1。该寄生电容器C1设置在数据输出缓冲器101和比较器102之间。数据输出缓冲器包括一个连接在电源电压源Vdd和节点N1之间的PMOS晶体管Q1，和一个连接在节点N1和接地电压源Vss之间的NMOS晶体管Q2。当达到电压电平2.4V时，比较器102确认数据输出缓冲器101的输出信号为逻辑高电平。当电压电平达到0.4V时，比较器102确认数据输出缓冲器101的输出信号为逻辑低电平。
图3中，该高速I/O接口包括一个数据输出缓冲器103，一个比较器104，一个终端电压源V转移(transfer)晶体管和一个终端电阻Rt。借助终端电阻Rt使该数据输出缓冲器103具有有限的电压摆动输出特性。数据输出缓冲器103的有限的电压摆动输出特性使高速操作成为可能。
下面将参考图4描述具有上述结构的LVTTL和高速I/O接口的操作，图4示出图2和3的LVTTL和高速I/O接口输出信号的波形图。
图4中，参考字母a和e分别表示高速I/O接口和LVTTL的逻辑高电平起始点。参考字母b和f分别表示高速I/O接口和LVTTL的逻辑高电平确认点。参考字母c和g分别表示高速I/O接口和LVTTL的逻辑低电平起始点。参考字母d和h分别表示高速I/O接口和LVTTL的逻辑低电平确认点。正如从该图所看到的，由于有限的电压摆动输出特性，高速I/O接口能够以比LVTTL高得多地速度进行工作。
图5示出用于半导体存储器件的常规自动模式选择电路结构的电路图。如该图所示，常规自动模式选择电路包括一个连接在节点N4和节点N5之间的PMOS晶体管Q5，一个连接在节点N4和节点N6之间的PMOS晶体管Q6，一个连接在节点N5和节点N7之间的NMOS晶体管Q7，一个连接在节点N6和节点N7之间的NMOS晶体管Q8，一个连接在电源电压源Vcc和节点N8之间的PMOS晶体管Q9，一个参考电压缓冲器(pad)202，用于向节点N8提供参考电压Vref；和一个连接在节点N6和节点N9之间的倒相器G1。节点N7连接到接地电压源Vss。PMOS晶体管Q5和Q6的栅极共同连接到节点N5。NMOS晶体管Q7的栅极连接到一个电压发生器，NMOS晶体管Q8的栅极连接到节点N8，和PMOS晶体管Q9的栅极连接到接地电压源Vss。电压发生器用来产生电压2Vcc/3。
图6是半导体存储器件的常规的输入缓冲器结构的电路图。如该图所示，常规的输入缓冲器包括一个连接在节点N10和节点N11之间的PMOS晶体管Q10，一个连接在节点N10和节点N14之间的PMOS晶体管Q11，一个连接在节点N11和节点N12之间的NMOS晶体管Q12，一个连接在节点N12和接地电压源Vss之间的NMOS晶体管Q13，一个连接在节点N11和节点N13之间的NMOS晶体管Q14，一个连接在节点N13和接地电压源Vss之间的NMOS晶体管Q15，一个连接在节点N14和节点N15之间的NMOS晶体管Q16，一个连接在节点N15和接地电压源Vss之间的PMOS晶体管Q17，一个连接在节点N14和节点N16之间的NMOS晶体管Q18，和一个连接在节点N16和接地电压源Vss之间的NMOS晶体管Q19。PMOS晶体管Q10和Q11的栅极共同连接到节点N11。NMOS晶体管Q12的栅极用于输入内部参考电压Vref-int，NMOS晶体管Q13的栅极连接到LVTTL，NMOS晶体管Q14的栅极用于输入参考电压Vref，NMOS晶体管Q15的栅极连接到高速I/O接口。NMOS晶体管Q16的栅极用于接收输入的信号，NMOS晶体管Q17的栅极连接到高速I/O接口，NMOS晶体管Q18的栅极用于接收输入的信号，NMOS晶体管Q19的栅极连接到LVTTL。
下面将参考图5和6描述具有上述结构的常规自动模式选择电路和输入缓冲器的工作情况。
图5中，PMOS晶体管Q5和Q6以及NMOS晶体管Q7和Q8构成一个比较器201。该比较器201将NMOS晶体管Q7栅极的电压2Vcc/3与NMOS晶体管Q8栅极的参考电压Vref比较，并将比较结果提供给节点N6。应注意，由于高速I/O接口使用来自外部参考电压缓冲器的参考电压，因此，它不需要用于产生参考电压Vref的附加装置。参考电压Vref为一半电压电平Vdd/2，从而使高速I/O接口为逻辑高电平。LVTTL不接收参考电压。结果，PMOS晶体管Q9将来自电源电压源的电源电压传送到LVTTL，从而使LVTTL为逻辑高电平。
图6中，在自动模式选择电路选择LVTTL的情况下，NMOS晶体管Q12和Q13使用内部参考电压Vref-int。在自动模式选择电路选择高速I/O接口的情况下，NMOS晶体管Q14和Q15使用参考电压Vref。
应注意，自动模式选择电路的输出可以用来做数据输出缓冲器。
上述的常规自动模式选择电路具有下列缺陷。
第一，该自动模式选择电路需要一个用于产生电压2Vcc/3的电压发生器。
第二，该自动模式选择电路需要用于在图6中所示LVT-TL/高速I/O接口之间进行转换的装置。这样使电路变得复杂并造成速度降低。
第三，在自动模式选择电路选择高速I/O接口的情况下，PMOS晶体管Q9将来自电源电压源的电源电压Vcc传送到节点N8，导致了形成一条到参考电压缓冲器202的电流通路。
因此，鉴于上述问题产生了本发明，本发明的一个目的是提供一种用于半导体存储器件的自动模式选择电路，该自动模式选择电路能自动选择芯片中的LVTTL和高速I/O接口两种模式。
根据本发明的一个方面，提供一种用于在半导体存储器件中自动选择低电压晶体管晶体管逻辑电路和高速输入/输出接口模式的自动模式选择电路，该自动模式选择电路包括外部参考电压供给装置，用于供给外部参考电压；内部参考电压发生装置，用于产生内部参考电压；加电检测装置，用于检测电源接通的时间点，然后针对一预定时间周期产生一个脉冲信号；转换装置，用于响应加电检测装置的输出信号，在来自外部参考电压供给装置的外部参考电压和来自内部参考电压发生装置的内部参考电压之间进行转换；连接在外部参考电压供给装置和转换装置之间的参考电压检测装置，用于检测来自外部参考电压供给装置的外部参考电压；比较装置，用于响应加电检测装置的输出信号，将来自参考电压检测装置的输出电压与来自内部参考电压发生装置的内部参考电压进行比较；和锁定装置，用于锁定来自比较装置的输出信号，并将被锁定的信号提供给输出端。
根据本发明的另一方面，提供一种带有输出端的用于在半导体存储器件中自动选择低电压晶体管晶体管逻辑电路和高速输入/输出接口模式的自动模式选择电路，该自动模式选择电路包括外部参考电压供给装置，用于供给外部参考电压；内部参考电压发生装置，用于产生内部参考电压；加电检测装置，用于检测电源接通的时间点，然后针对一预定时间周期产生一个脉冲信号；第一和第二转换装置，用于响应来自加电检测装置的第一和第二转换信号以及来自输出端的输出信号，在来自外部参考电压供给装置的外部参考电压和来自内部参考电压发生装置的内部参考电压之间进行转换；连接在外部参考电压供给装置和转换装置之间的参考电压检测装置，用于检测来自外部参考电压供给装置的外部参考电压；比较装置，当第一和第二转换装置暂时关断时，用于将来自参考电压检测装置的输出电压与来自内部参考电压发生装置的内部参考电压进行比较；和锁定装置，用于锁定来自比较装置的输出信号，并将被锁定的信号提供给输出端。
通过下面结合附图所做出的详细描述将更清楚地理解本发明的上述和其它目的、特性和优点，其中：
图1是LVTTL和高速I/O接口的电压电平之间的对比表；
图2是LVTTL一个实例的电路图；
图3是高速I/O接口一个实例的电路图；
图4是图2和3中的LVTTL和高速I/O接口的输出信号的波形图；
图5是半导体存储器件中常规的自动模式选择电路结构的电路图；
图6是半导体存储器件中常规的输入缓冲器结构的电路图；
图7是根据本发明一个实施例的半导体存储器件的自动模式选择电路结构的方框图；
图8是图7中的加电检测器的详细电路图；
图9是图7中的参考电压检测器和转换电路的详细电路图；
图10是图7中参考电压检测器的另一个实施例的详细电路图；
图11是图7中的比较器和锁定电路的详细电路图；
图12是图7中的比较器的另一个实施例的详细电路图；
图13是图7中的输入缓冲器的详细电路图；
图14是根据本发明一个实施例的半导体存储器件的自动模式选择电路的工作波形图；
图15是根据本发明另一个实施例的半导体存储器件的自动模式选择电路结构的方框图；
图16是图15中的加电检测器的详细电路图；
图17是根据本发明另一个实施例的半导体存储器件的自动模式选择电路的工作波形图。
参考图7，该图示出根据本发明一个实施例的半导体存储器件的自动模式选择电路的方框图。如该图所示，该自动模式选择电路包括一个外部参考电压缓冲器300，用于供给外部参考电压Vref；一个内部参考电压发生器320，用于产生内部参考电压Vref-int；和一个连接在外部参考电压缓冲器300和内部参考电压发生器320之间的转换电路310。
该自动模式选择电路进一步包括一个连接到转换电路310的加电检测器340。该加电检测器340用于检测电源接通时间点，然后针对一预定时间周期产生一个脉冲信号。该转换电路310响应来自加电检测器340的输出信号进行工作，暂时关断外部参考电压缓冲器300和内部参考电压发生器320。
该自动模式选择电路进一步包括一个连接在外部参考电压缓冲器300和转换电路310之间的参考电压检测器330。该参考电压检测器330用于检测来自外部参考电压缓冲器300的外部参考电压Vref。如果参考电压检测器330检测到来自外部参考电压缓冲器300的外部参考电压，当前模式则为高速I/O接口模式。反之，如果参考电压检测器330未检测到来自外部参考电压缓冲器300的电压，当前模式则为LVTTL模式。
该自动模式选择电路进一步包括一个比较器350，用于响应加电检测器340的输出信号，将参考电压检测器330的输出电压Vd与来自内部参考电压发生器320的内部参考电压Vref-int进行比较；和一个连接到比较器350的输出端的锁定电路360。当从锁定电路360产生输出信号时，转换电路310将外部参考电压缓冲器300与内部参考电压发生器320互相连接，然后在节点N41向输入缓冲器提供一电压。锁定电路360可以将其针对LVTTL和高速I/O接口模式之间进行识别的输出信号提供给一个数据输出缓冲器。
例如，在象同步动态随机存储器这类半导体存储器件中，接通电源后，必须要执行模式寄存器的设定操作，以在芯片中预定诸如信号CAS的长度、延迟时间等状态。
参考图8，该图示出图7中加电检测器340的详细电路图。如该图所示，加电检测器340包括一个倒相器G2，一个锁定电路341和一个延迟电路342。该倒相器G2连接在节点N25和N26之间。该锁定电路341包括两个连在节点N26以及节点N27和N28之间的与非门G3和G4。向节点N25施加一个模式寄存器设定信号mregst，向节点N27施加一个加电信号pwrup。延迟电路342包括五个串联在节点N28和节点N29之间的倒相器G5-G9；一个与非门G10，用于在节点N28和N29与非信号，并将与非的结果提供给节点N30；和一个连接到节点N30的倒相器G11。通过节点N28提供一个电源接通检测信号pwron-det。倒相器G11将其输出信号提供给转换电路310。
参考图9，该图示出图7中参考电压检测器330和转换电路310的详细电路图。如该图所示，参考电压检测器330包括一个连接在电源电压源Vcc和节点N21之间的PMOS晶体管Q20。PMOS晶体管Q20的栅极连接到节点N32。转换电路310包括一个连接在节点N31和节点N32之间的转移晶体管Q21。向节点N31施加来自加电检测器340的输出信号。该转移晶体管Q21用于在节点N21和节点N41转换电压。节点N21连接到外部参考电压缓冲器300，节点N41连接到内部参考电压发生器320。
参考图10，该图示出图7中参考电压检测器330另一个实施例的详细电路图。如该图所示，该参考电压检测器330包括一个连接在节点N21和节点N51之间的NMOS晶体管Q23。该NMOS晶体管Q23的栅极连接到电源电压源Vcc。节点N21连接到外部参考电压缓冲器300，节点N51连接到比较器350。
该参考电压检测器330进一步包括一个连接在节点N51和接地电压源Vss之间的NMOS晶体管Q24。NMOS晶体管Q24的栅极连接到节点N31，该节点N31被施加来自加电检测器340的输出信号。
该参考电压检测器330进一步包括一个连接在电源电压源Vcc和节点N21之间的NMOS晶体管Q22。NMOS晶体管Q22的栅极共时被连接到转换电路310和倒相器G12。
参考图11，该图示出图7中比较器350和锁定电路360的详细电路图。如该图所示，比较器350包括并联在节点N58和N59之间的PMOS晶体管Q25和Q26；一个连接在节点N59和节点N60之间的NMOS晶体管Q29；并联在节点N58和节点N61之间的PMOS晶体管Q27和Q28；一个连接在节点N61和节点N60之间的NMOS晶体管Q30；和一个连接在节点N60和接地电压源Vss之间的NMOS晶体管Q31。PMOS晶体管Q25的栅极连接到节点N51，PMOS晶体管Q26的栅极连接到节点N59。NMOS晶体管Q29的栅极用于输入来自电压发生器的电压2Vcc/3，PMOS晶体管Q27的栅极连接到节点N59，PMOS晶体管Q28的栅极连接到节点N51。NMOS晶体管Q30的栅极连接到外部参考电压缓冲器300，NMOS晶体管Q31的栅极连接到节点N51。锁定电路360包括两个与非门G13和G14，用于在节点N61锁定电压并将该锁定电压输出到节点N62，节点N62连接到LVTTL；和一个连接在节点N62和节点N71之间的倒相器G15，节点N71连接到高速I/O接口。
参考图12，该图示出图7中比较器350另一个实施例的详细电路图。除NMOS晶体管Q29的栅极输入来自内部参考电压发生器320的内部参考电压Vref-int，和NMOS晶体管Q30的栅极输入来自参考电压检测器330的输出电压外，图12的结构与图11中的相同。
参考图13，该图示出图7中输入缓冲器的详细电路图。如该图所示，输入缓冲器包括一个连接在节点N42和N43之间的PMOS晶体管Q32，一个连接在节点N43和节点N45之间的NMOS晶体管Q34，一个连接在节点N42和节点N44之间的PMOS晶体管Q33，和一个连接在节点N44和N45之间的NMOS晶体管Q35。PMOS晶体管Q32的栅极连接到节点N43，NMOS晶体管Q34的栅极连接到节点N41。PMOS晶体管Q33的栅极连接到节点N43，NMOS晶体管Q35的栅极用于接收输入的信号。节点N45连接到接地电压源Vss。借助这种结构，该输入缓冲器将节点N41处的电压与输入信号相互比较，并将比较结果输出到节点N44。
下面将参考图8至14详细描述根据本发明实施例的具有上述结构的半导体存储器件的自动模式选择电路的工作。图14是根据本发明实施例的半导体存储器件的自动模式选择电路的工作波形图。
首先，在图8中，当模式寄存器设定信号mregst从逻辑低电平变为逻辑高电平，和加电信号pwrup为逻辑高电平时，锁定电路341将高逻辑电平的电源接通检测信号pwron-det提供给节点N28。倒相器G5-G9、与非门G10和倒相器G11相配合在节点N28输入电源接通检测信号pwron-det，并向转换电路310输出高电平逻辑边缘信号。此时，边缘信号具有被针对预定时间周期延迟的脉冲宽度。
图9中，响应来自加电检测器340的逻辑高电平转换信号，使转移晶体管Q21截止而PMOS晶体管Q20导通。转移晶体管Q21和PMOSQ20将它们的截止和导通状态保持到图8中的倒相器G5-G9、与非门G10和倒相器G11的传播延迟时间(见图14)。随着PMOS晶体管Q20的导通，它将该输出电压Vd输出到节点N21。
图11中，比较器350将参考电压检测器330的输出电压Vd与来自电压发生器的电压2Vcc/3进行比较，并将比较结果提供给锁定电路360。此时，根据来自加电检测器340的转换信号控制比较器350。
再次参考图9，当来自加电检测器340的转换信号从逻辑高电平变为逻辑低电平时，转移晶体管Q21导通，而PMOS晶体管Q20截止。因此，外部参考电压缓冲器300与内部参考电压发生器320相互连接，并将来自外部参考电压缓冲器300的外部参考电压通过节点N41提供给输入缓冲器。
图10中，当节点N31的信号为逻辑高电平时，转移晶体管Q21截止，PMOS晶体管Q22导通。因此，NMOS晶体管Q23将电源电压Vcc通过节点N21传送到比较器350。
图12中，比较器350将来自参考电压检测器330的输出电压Vd与来自内部参考电压发生器320的内部参考电压Vref-int进行比较，并将比较结果提供给锁定电路360。此时，根据来自接通电源检测器340的转换信号控制比较器350。
参考图15，该图示出根据本发明另一个实施例的半导体存储器件的自动模式选择电路的方框图。如该图所示，该自动模式选择电路包括一个外部参考电压缓冲器400，用于将外部参考电压Vref提供给节点N52；一个内部参考电压发生器410，用于产生内部参考电压Vref-int，并将所产生的内部参考电压Vref-int提供给节点N54，转移晶体管Q41和Q42串联在节点N52和N54之间，用于将节点N52或节点N54的信号传送到输入缓冲器。
该自动模式选择电路进一步包括一个加电检测器450，用于检测电源接通时间点，然后将具有预定周期的脉冲信号提供给节点N59和N60，一个连接在节点N59以及节点N57和N63之间的第一转换电路420，用于根据来自加电检测器450的第一转换信号进行转换操作，和一个连接在节点N58以及节点N60和N63之间的第二转换电路430，用于根据来自加电检测器450的第二转换信号进行转换操作。
该自动模式选择电路进一步包括一个连接在节点N52和节点N61之间的参考电压检测器440，用于检测来自外部参考电压缓冲器400的外部参考电压Vref，一个比较器460，用于将参考电压检测器440的输出电压与来自内部参考电压发生器410的内部参考电压Vref-int进行比较，和一个锁定电路470，用于锁定比较器460的输出信号，并将被锁定的信号提供给节点N63。
参考图16，该图示出图15中的加电检测器450的详细电路图。如该图所示，该加电检测器450包括一个倒相器G16，一个锁定电路480，和第一和第二转换信号发生器490和500。倒相器G16连接在节点N80和N81之间。锁定电路480包括两个连接在节点N81以及节点N82和N83之间的与非门G17和G18。向节点N80施加模式寄存器设定信号mregst，向节点N82施加加电信号pwrup。第一转换信号发生器490包括三个串联在节点N83和节点N84之间的倒相器G19-G21；一个与非门G22，用于与非节点N83和N84的信号并将与非的结果提供给节点N85；一个连接在节点N85和节点N86之间的倒相器G23；一个与非门G24，用于与非节点N86的信号和节点N87的信号并将与非的结果提供给节点N88，一个连接在节点N87和节点N89之间的倒相器G27，和两个连接在节点N88、N59和N89之间的与非门G25和G26。与非门G25和G26构成一个锁定电路。通过节点N59提供第一转换信号。第二转换信号发生器500包括一个连接在节点N89和节点N90之间的倒相器G28，和两个连接在节点N90、N60和N83之间的与非门G29和G30。通过节点N60提供该第二转换信号。
下面将参考图15至17详细描述根据本发明另一个实施例的具有上述结构的半导体存储器件的自动模式选择电路的工作情况。图17是根据本发明另一个实施例的半导体存储器件的自动模式选择电路的工作波形图。
当检测到电源接通时间点时，加电检测器450分别向第一和第二转换电路420和430输出第一和第二转换信号。第一转换电路420响应来自加电检测器450的第一转换信号，使转移晶体管Q41截止。第二转换电路430响应来自加电检测器450的第二转换信号，使转移晶体管Q42导通。在转移晶体管Q41导通和转移晶体管Q42截止的情况下，来自外部参考电压缓冲器400的外部参考电压Vref被作为参考电压通过节点N53提供给输入缓冲器。这种情况下，当前模式为高速I/O接口模式。反之，在转移晶体管Q41截止和转移晶体管Q42导通的情况下，来自内部参考电压发生器410的内部参考电压Vref-int被作为参考电压通过节点N53提供给输入缓冲器。这种情况下，当前模式为LVTTL模式。
如上所述，根据本发明，当开始接通电源时，该自动模式选择电路检测参考电压状态。然后，该自动模式选择电路将检测的结果提供给一个部件，例如一个数据输出缓冲器，用于在LVTTL和高速I/O接口模式之间进行识别。当参考电压状态检测结束时，转换电路310将外部参考电压缓冲器300和内部参考电压发生器320相互连接，以使它们能够用来做输入缓冲器。
来自外部参考电压缓冲器300的外部参考电压以高速I/O接口模式传送到输入缓冲器，来自内部参考电压发生器410的内部参考电压Vref-int以LVTTL模式传送到输入缓冲器。因此，不需要附加装置在LVTTL和高速I/O接口模式之间进行转换。
PMOS晶体管Q20和Q22只在转移晶体管Q21保持在其截止状态的时间间隔内保持在导通状态。因此，即使在选择了高速I/O接口模式的情况下，PMOS晶体管Q20和Q22不会形成到外部参考电压缓冲器300的电流通路，因而不同于图5中的PMOS晶体管Q9。
图12中，比较器350输入来自内部参考电压发生器410的内部参考电压Vref-int。因此，不需要使用电压发生器产生电压2Vcc/3。
图10中，假设PMOSQ22的阻抗低于NMOS晶体管Q23的阻抗，并且Q23∶Q24＝R∶3R，其中R是电阻值，能够从下式获取来自参考电压检测器330的输出电压Vd：
Vd＝3Vref/4＝3/4x(Vcc/2)＝3Vcc/8…(1)
Vd＝3Vcc/4＝6Vcc/8…(2)
Vref-int-Vcc/2-4Vcc/8
上面的等式(1)对应于高速I/O接口模式，上面的等式(2)对应于LVTTL模式。根据上面的等式(1)和(2)能够在LVTTL和高速I/O接口模式之间进行识别。
如同上面的描述，根据本发明，该半导体存储器件的自动模式选择电路能在芯片中的LVTTL和高速I/O接口两种模式之间进行自动选择。因此，本发明具有减少占用芯片上的面积和提高工作速度的效果。
虽然是为了说明目的而公开了本发明的优选实施例，本领域的技术人员能够进行其它各种改变，补充和变换而并不脱离所附权利要求所公开的保护范围和精神。