电可擦除可编程的、非易失的存储单元 在用于一般的控制任务，特别是用在芯片卡中时，微控制器需要非易失的存储器作为程序存储器和数据存储器。首先在用于电池供电的便携式数据载体中时，如用在可移动的数据传输和数据处理中时，或用在无线供电的场合时，如用在无触点的芯片卡中时，特别是对数据存储器而言，唯有功率消耗少的编程法和擦除法才是可取的。同样，供电电压应小于3V。因为控制器和芯片卡受到很大的价格压力，为了广泛的应用，非易失的存储器制作过程中的不太复杂性是重要的。
在芯片卡中目前广泛应用的例如维也纳Springer出版社1992年出版的、Dietrich Rhein和Heinz Freitag所著的“微电子存储器”一书，特别是第122页所公开的FLOTOX-EEPROM单元地最大特色在于低功率消耗，因为这种单元通过福勒-诺德海姆隧道电流被编程和被擦除。据此，编程电压也可简单地在芯片上由可小于3V的低供电电压产生。在这种存储器中，按字节重新编程是可能的，因此，FLOTOX-EEPROM单元特别适用于在操作中被重新编程的数据存储器。这种FLOTOX-EEPROM单元由一个选择晶体管和一个存储晶体管构成，并因此需要大的单元面积，所以，在一个芯片上只可实现小的存储器。另外，因为必需的15至20V的高编程电压，为了能开关该编程电压而实现高压晶体管是昂贵的。
与EEPROM存储器相反，快速存储器(Flash-Speicher)中的每个存储单元只用一个晶体管来实现，因此，用这些存储单元构成的存储器比用FLOTOX-EEPROM单元构成的存储器复杂得多是可能的。当然，这些存储器是由热载流子(沟道热电子：CHE)编程。这种编程方式要求有高的编程电流，该电流把供电电压限定到最小约5V高。因此，这些存储器不可用作在运行中应由小的供电电压或通过无接触点供电重新编程的数据存储器。在“微电子存储器”一书的第126页中也示出和描述了现今通用的分栅快速(Split-Gate Flash)-EEPROM单元。
因此，本发明的任务在于提供一种电可擦可编程的、非易失的存储单元，该存储单元的占用面积小，可用在移动系统中。
本发明的任务通过一种具有权利要求1特征的存储单元解决。本发明的有益的进一步发展在从属权利要求项中描述。
本发明的存储单元只由单个的晶体管构成，因此，其占用面积比传统的FLOTOX-EEPROM单元小得多。可是，与这类FLOTOX-EEPROM单元一样，本发明的存储单元也是通过福勒-诺德海姆(Fowler-Nordheim)隧道电流编程和擦除的。
可是按照本发明所述用负电压和正电压进行编程和擦除，高压值仍可保持相当低，所以非高压电路部分也必须是较低耐压的，并因此可降低其造价。此外，可缩小为生成高压所必需的，在芯片上的电荷泵的尺寸规格。
如果第一导电类型为P导电类型，并且这时构成存储器单元的MOS晶体管涉及一个n沟道晶体管，则存储单元的程序编制的典型方式如下，即把-12V电压加到其控制极上并把+5V电压加到漏极上，而源极接地。因此，在隧道氧化物的区域内，即处于悬浮电位的栅极所在的区域，即所谓的浮栅与漏区重叠的区域，载流子穿过该隧道氧化物。因此，浮栅充正电荷。因此，该MOS晶体管的阈电压移向较低值。为了擦除以这种方式编程的单元，把典型值为12V的电压加到控制极上，并且把典型值为-6V的电压加到源极上，而漏极则保持开路。因此，载流子在浮栅和源区及沟道区之间产生隧道穿透，所以浮栅重新放电，并且晶体管的阈电压移向较高值。在一个已被编程的单元中，电压约为1V，在未被编程的单元的阈电压约为5V。因此，为了读取，把约3V电压加到控制栅上，而在漏极上加约1V电压，并在源极上加零V电压。只在已被编程的单元中随后将有电流流动，该电流例如作为逻辑的“1”被检测。
按照本发明所述同时应用负电压和正电压对本发明的存储单元进行编程和擦除，有可能放弃一个附加的需占用面积大的选择晶体管，并且即使如此仍可为每个存储单元分别地进行编址。在一个存储矩阵中的存储单元传统地排列中，这时存储单元的栅极引线连接字线，并且漏极引线连接位线，当把一个负电压加到字线上时，其栅极引线连接字线的所有存储单元不可避免地与该负电压相接。而只有其漏极引线接正电压的那只存储单元是被编程的。因此，两个电压同时只加在一个唯一的存储单元上这一条件，通过选择只有一条字线和只有一条位线得以满足。
在发明的存储单元中，在漏极引线上至多加供电电压，所以在与漏极引线相连的位线上也至多加供电电压，并因此在测定电路上至多加供电电压，因此，无须采取保护测定电路的特殊防范措施。
本发明的存储单元能够以比较有利的方式与标准的CMOS逻辑电路一起在一个半导体衬底，即一个芯片上实现。此外，也可在同一半导体衬底上同时实现用于开关所需的正电压和负电压的高压CMOS电路。为此，存储单元和高压电路均安置在具有与半导体衬底的导电类型极性相反的导电类型极性的深阱内。
在本发明的存储单元的第一个实施形式中，浮栅沿源-沟道-漏的方向，在整个沟道区上并且还在漏区的一部分上伸展。在该实施形式中，浮栅与漏极的重叠区域定义在编程时的隧道区。
在一个特别有益的实施发展形式中，绝缘用氧化物至少在重叠区的一部分比沟道区上的绝缘氧化物的厚度薄。隧道区则由该较薄的区域定义。为了避免在编程时出现栅区感应的漏区泄漏电流，在漏区到沟道区的pn结的区域内，氧化物比隧道氧化物厚却是特别有利的。
在浮栅复盖整个沟道区的存储单元中，在编程时间过长的情况下，存储单元的阈电压变成负的，因此阻碍了在读出时这些编程了的单元的取消选择。通过所谓的分栅型单元(Split-Gate-Zelle)的优选的实施形式，可防止这种情况的发生。在分栅型单元中，浮栅只在沟道区的一部分上伸展而控制极在整个沟道区上伸展，并在其中不再有浮栅的区域内，电容耦合到控制浮栅的沟道上。对这种分栅型单元而言，纵使由浮栅和栅氧化物构成的晶体管部分的阈电压变为负的，但单元的下限阈电压经过由控制极和栅氧化物构成的串联晶体管受到限制。
下面，通过附图所示的一个实施例详细说明本发明。附图所示为：
图1本发明的存储单元的横截面示意图；
图2本发明的存储单元的另一实施形式的横截面示意图；
图3这些存储单元在一个存储矩阵中的安置示意图；
图4在半导体衬底中建立存储区、标准CMOS逻辑和高压CMOS电路的原理示意图。
图1示出了一个例如应为P型的第一导电类型的半导体衬底1。在半导体衬底1中，漏区2和源区3具有与半导体衬底1的导电类型极性相反的导电类型，即在本实施例中为n型。该存储单元的晶体管相应地为n沟道晶体管。漏区2配备一个漏极引线D并且源区3配备一个源极引线S。在漏区2和源区3上方以及处于漏区2和源区3之间的沟道区9的上方构成作为电绝缘层的氧化物层。在该氧化物层5、6的上方构成一个处在悬浮电位的栅极4。该栅极4通常被称作浮栅。按照发明所述方式，栅极4沿MOS晶体管的源-沟道-漏的方向经过沟道区和漏区2的至少一部分伸展。位于浮栅4和沟道区之间的氧化物层的范围，被称为栅氧化物5，并且位于浮栅4和漏区2之间的氧化物层的区域被称为隧道氧化物6。在图1所示的本发明实施形式中，隧道氧化物6的厚度比栅氧化物5的厚度薄。如果如图1所示，隧道氧化物6在由漏区2向沟道区9pn结的区域具有与栅氧化物5相同的厚度，则是特别有好处的，由此阻止或降低了栅区感应的漏极泄漏电流。对于如下应用场合，即在编程时可允许有较高的栅区感应的漏极漏泄电流的应用场合，图1中的装置可以通过下述措施简化，隧道氧化物6和栅氧化物5均选择同一厚度。在制作过程中，对该简化的存储单元取消了几个工序。在栅极或浮栅4的上方安置一个通过耦合氧化物8对浮栅4电绝缘的控制极7。该控制极7与栅引线G相接。
图2示出了图1所示的存储单元的另一种实施形式，其中，相同的部分有相同的符号。图中示出的是分栅单元。在该单元中，浮栅4只在沟道区9的一部分上伸展。因此，控制极7可通过栅氧化物的部分区域10电容耦合到沟道区9上并以此控制沟道区9。通过该措施，过渡编程时负的阈电压的作用得以补偿。
图3示出了在一存储单元矩阵中的本发明的存储单元的示意图。存储单元矩阵是以字线…WLn、WLm…和位线…BLk、BLl…方式组织的。存储单元分别以其栅引线G与字线…WLn、WLm…之一相接并且以其漏引线D与位线…BLk、BLl…之一相接。所有的存储单元的源引线S与一条源导线SL相接。自然也可存在多条源导线，这些源导线则分别只与一组存储单元的源引线S相接。
在由一个NMOS晶体管构成的一个存储单元中，为了编程，必须把一个高的负编程电压加到控制极上，即加到存储单元的栅引线G上。按照图3，这意味着，必须把该编程电压加到字线WLn上。这又意味着，该编程电压同时处在所有其它的、其栅引线与该字线相接的存储单元上。然而以此在根据本发明所述的存储单元上实际地进行编程，除了在栅引线G上加高的负编程电压之外，还须同时把正电压加到漏引线D上。也如图3所示，该正电压必须加到位线BLk上，由此，这正电压也要加在与该位线BLk相接的存储单元的所有的漏引线D上。而编程只在如下条件下进行，即在栅引线上加负程序编制电压同时在漏引线上加正电压。如果只有一条字线和只有一条位线供选择，则这种条件只对一个唯一的存储单元满足。因此，在根据发明所述的存储单元构成的存储器中，每个存储单元可单独地编址。当然也可通过对多条字线和/或多条位线编址，同时对多个存储单元编程。
为了擦除，必须把高的正电压加到栅引线上并把负电压加到源引线上。如果所有的源引线与一条源导线相接，则在选择只有一条其上加有高的正电压的字线的情况下，同时被擦除的存储单元的最小数量是处在一条字线上的存储单元的数量。通过这种措施，擦除过程被大大加速。
在实现上述电可擦除、可编程的非易失的存储器连同CMOS逻辑时，特别是由于存在高的正电压和负电压应当采取特殊的防范措施。这种防范措施在图4中以示意方式描绘。从P导电类型的半导体衬底出发，用于逻辑的N型和P型MOS场效应晶体管在P型衬底中和在一个n型阱中生成。因此，CMOS逻辑是对标准CMOS电路设计兼容的。较厚的栅氧化物是对高压CMOS晶体管必需的，此外，用于开关负电压的NMOS晶体管是与衬底隔离地置入在一个深的n型阱内的P型阱中的。高压PMOS晶体管处在n型阱中。在对逻辑的开关速度要求低的情况下，高压晶体管和逻辑晶体管也能用相同的(更厚的)氧化物厚度实现。存储单元与衬底隔离地在一个深的n型阱内的P型阱中生成。因此，把一个负电压加到共同的源导线上而不影响逻辑部分是可能的。
通过应用正电压和负电压，出现的编程电压值可限定为约12V，因此，高压部分只须设计到该值。通过在深的n型阱内应用隔离的P型阱，负电压能够被处理，而不必在高压部分中依靠电压变换器或PMOS源跟随器。在存储单元区域中，隔离的P型阱具有如下优点，即共用的源导线可被置于一个负的电压上，而并不因此影响CMOS逻辑部分。由于福勒-诺德海姆编程的功耗小，正和负编程电压可通过电荷泵轻易地在芯片上生成。
图4中的各个构件是通过场氧化物区FO相互隔离的。在图4中，虽对沟道区相同距离地示出了CMOS逻辑的和高压CMOS电路的栅极G，而实际上，如果一个快速的CMOS逻辑是必须的，则位于栅电极G下方的氧化物厚度必须有所区别地选择。在图4中所示存储区域的单元中示意地给出了浮栅FG和控制栅SG。