多制式高速调制解调器.pdf

本发明涉及新一代宽带通信卫星领域的一种调制解调器，尤其是一种具有多制式高速调制解调器。该多制式高速调制解调器，在主控程序的控制支持下，包括调制基带板(2)，调制中频板(3)，解调中频板(4)，调制基带板(5)，主控单元(6)，CPCI总线板(1)，及电源(8)。采用该技术方案，在提高卫星通信系统的传输效率及增强卫星通信终端的通用性、灵活性的基础上，具有程序动态加载、误码测试、关键结点的频谱和星座图显示功能。

1、  一种多制式高速调制解调器，在主控程序的控制支持下，包括：
调制解调单元(16)，用于接收外部基带码流并对该基带码流进行处理、转换；
电源(8)，用于各部件电源供给、与各部件电源并联；
其特征在于：
主控单元(6)，用于实现与显示控制终端(7)的信息交换，并实现对调制解调单元(16)的控制；
CPCI总线板(1)，用于实现主控单元(6)与调制解调单元(16)的信息交换。

2、  根据权利要求1所述的多制式高速调制解调器，其特征在于：所述的调制解调单元(16)包括，
调制基带板(2)，用于将接收的外部基带码流转换成零中频正交信号并输出；
调制中频板(3)，用于将零中频正交信号进行正交混频后调制到L频段，并经带通滤波和输出电平控制输出；
解调中频板(4)，用于接收调制中频板(3)的输出信号，并将该信号与固定频率源混频至C频段、变频到固定中频900MHZ放大后输出；
解调基带板(5)，用于调整解调中频板(4)的时钟信号，接收解调中频板(4)的输出信号，并对该信号进行并行解调和信道译码后，输出该译码的时钟信号和数据信息。

3、  根据权利要求2所述的多制式高速调制解调器，其特征在于：所述的调制基带板(2)由高速FPGA芯片(9)、高速数模转换芯片(10)、时钟管理芯片(11)及存储器(12)组成，所述的高速FPGA芯片(9)用于接收外部基带流码、并将该基带流码转换成正交信号输出；高速数模转换芯片(10)为高速FPGA芯片(9)提供工作时钟、接收正交信号并将该信号转换为零中频正交信号输出；时钟管理芯片(11)用于提供高速数模转换芯片(10)的工作时钟；高速FPGA芯片(9)通过存储器(12)与CPCI总线板(1)相连，用于数据采集和下载。

4、  根据权利要求2所述的多制式高速调制解调器，其特征在于：所述的解调基带板(5)由高速模数转换芯片(13)、高速FPGA芯片(14)、存储器(15)组成，所述的高速模数转换芯片(13)接收解调中频板(4)的输出信号并对该信号带通采样后输出；高速FPGA芯片(14)用于接收高速模数转换芯片(13)的输出信号、解调和译码后输出该译码的时钟信号和数据信息；高速FPGA芯片(14)通过存储器(15)与CPCI总线板(1)相连，用于数据采集和下载。

多制式高速调制解调器
技术领域
本发明涉及新一代宽带通信卫星领域的一种调制解调器，尤其是一种具有多制式的高速调制解调器。
背景技术
现有的调制解调器多数由按键盘、监控电路、液晶显示器、调制基带单元、调制中频单元、解调中频单元、解调基带单元组成，可通过本机的按键操作修改或监测本机的状态，并通过与监控电路连接的液晶显示器显示，液晶显示器只能显示监测到的本机的状态，不具备信号采集和分析功能。设备最高速率只能达到45Mbps，采用的调制方式为：BPSK、QPSK、8PSK。端口A、B分别为外部基带码流输入和输出端口。
随着卫星通信的信息容量不断增加，现有卫星的通信容量和发送功率偏低的问题限制了应用需求的发展。如何在有限的卫星带宽内和较低的发射功率下，尽可能多的传送数据是一个迫切需要解决的问题。
另外，随着我国卫星通信事业的发展，各种新型的调制解调方式得到应用，而原有的通信设备却不能被淘汰，因此现有的卫星通信体制变得越来越繁杂，使用部门面临着大量的互相不兼容的通信设备，阻碍了卫星通信的进一步应用。迫切需要研制适用多种卫星通信体制的调制解调器，能够与现有的多种卫星通信终端实现互联互通。
软件实现上，现有设备所有单元的软件升级，必须直接在单元模块上通过下载电缆实现，开放性和可扩展性较差。当加入新的硬件时还需要对监控软件同时进行升级，且监控单元数据传输、存储和处理能力较差，液晶显示器的显示能力有限，不能实现误码测试、关键节点的频谱和星座图显示等功能。
发明内容
为解决现有技术中存在的不足，本发明提供了一种以软件无线电技术为核心、在提高卫星通信系统的传输效率及增强卫星通信终端的通用性、灵活性的基础上，实现数据的采集与下载。
为实现上述目的，本发明的多制式高速调制解调器，在主控程序的控制支持下，包括：
调制解调单元，用于接收外部基带码流并对该基带码流进行处理、转换；
电源，用于各部件电源供给、与各部件电源并联；
主控单元，用于实现与显示控制终端的信息交换，并实现对调制解调单元的控制；
CPCI总线板，用于实现主控单元与调制解调单元的信息交换。
上述的调制解调单元包括，
调制基带板，用于将接收的外部基带码流转换成零中频正交信号并输出；
调制中频板，用于提供调制基带板所需的各种时钟信号，并将零中频正交信号进行正交混频后调制到L频段，并经带通滤波和输出电平控制输出；
解调中频板，用于接收调制中频板的输出信号，并将该信号与固定频率源混频至C频段、变频到固定中频900MHZ放大后输出；
解调基带板，用于调整解调中频板的时钟信号，接收解调中频板的输出信号，并对该信号进行并行解调和信道译码后，输出该译码的时钟信号和数据信息。
上述的调制基带板由高速FPGA芯片、高速数模转换芯片、时钟管理芯片及存储器组成，高速FPGA芯片用于接收外部基带流码、并将该基带流码转换成正交信号输出；高速数模转换芯片为高速FPGA芯片提供工作时钟、接收正交信号并将该信号转换为零中频正交信号输出；时钟管理芯片用于提供高速数模转换芯片的工作时钟；高速FPGA芯片通过存储器与CPCI总线板相连，用于数据采集和下载。
解调基带板由高速模数转换芯片、高速FPGA芯片、存储器组成，所述的高速模数转换芯片接收解调中频板的输出信号并对该信号带通采样后输出；高速FPGA芯片用于接收高速模数转换芯片的输出信号、解调和译码后输出该译码的时钟信号和数据信息；高速FPGA芯片通过存储器与CPCI总线板相连，用于数据采集和下载。
采用上述技术方案，其效果如下：
1、增设硬件平台基础CPCI总线板，调制基带板、解调基带板、调制中频板、主控单元和解调中频板卡都插入CPCI机箱中，平台具有可扩展性，可通过增加CPCI板卡增加信号处理能力；
2、主控单元与原有的监控单元不同，安装了操作系统，通过CPCI总线板对其他板卡进行DMA读写操作，使得本发明具有程序动态加载、误码测试、关键节点的频谱和星座图显示功能，增加内部状态监控能力，提高了可用性。
3、误码测试、调制基带板和解调基带板两块板卡中的关键节点的频谱和星座图都可通过主控单元与CPCI总线板之间的信息交换，在显示器上显示，还可以通过CPCI总线板重载新的FPGA程序来适应不同的码速率和调制体制；
4、利用带通采样技术可实现多制式(以连续和突发两种模式实现的QPSK、8PSK、16APSK等调制方式)及可变速率，最高速率可达155M，可以工作在极低信噪比条件下，有效降低了对卫星发送功率和带宽的要求，提高了通信通信系统的传输效率。
附图说明
下面结合附图及具体实施方式对本发明作更进一步详细说明：
图1是现有调制解调器结构原理框图；
图2是现有调制基带板的结构原理框图；
图3是现有解调基带板的结构原理框图；
图4是本发明的结构原理框图；
图5是本发明的调制基带板的结构原理框图；
图6是本发明的解调基带板的结构原理框图。
具体实施方式
由图1所示的现有调制解调器结构原理框图可知，现有技术的调制解调器它包括按键盘17、监控电路18、液晶显示器19、调制基带单元20、调制中频单元21、解调中频单元22、解调基带单元23。监控电路18输入端与按键盘17输出端连接，通过本机的按键操作修改或监测本机的状态，并通过与监控电路18输出端连接的液晶显示器19显示，液晶显示器19只能显示监测到的本机的状态，不具备信号采集和分析功能。设备最高速率只能达到45Mbps，采用的调制方式为：BPSK、QPSK、8PSK。端口A、B分别为外部基带码流输入和输出端口。
由图2所示的现有的调制基带板的结构原理框图可知，现有设备的调制基带板由FPGA芯片24、数模转换芯片25、26和锁相环27组成，其中FPGA芯片24、数模转换芯片25、26的时钟由锁相环27提供，FPGA芯片24输出的I、Q正交串行信号分别送给数模转换芯片25、26进行DAC变换。现有设备的FPGA芯片24、数模转换芯片25、26和锁相环27都无法在高速率时正常工作。
由图3所示的现有解调基带板的结构原理框图可知，现有设备的解调基带板由模数转换芯片28、29、FPGA芯片30、DDS(直接数字频率合成器)模块31组成。其中FPGA芯片30时钟由DDS模块31提供，模数转换芯片28、29的时钟由DDS模块31通过FPGA芯片30提供，解调中频板22输出的零中频正交信号分别送给数模转换芯片28、29进行ADC变换。
图4所示为本发明的结构原理框图。下面结合图4阐述本发明的具体实施方式。
由图4所示可知，本发明的多制式高速调制解调器，在主控程序的控制支持下，包括调制解调单元16，主控单元6(CR9)，显示控制终端7，CPCI总线板1(CPCISPEC2.0-008)，提供电源的、与各部件电源端并联的电源8，该调制解调单元包括调制基带板2，调制中频板3，解调中频板4，解调基带板5。
其中调制基带板2输入端4脚与外部输入端口A连接，端口A的数据类型可以是：串行或并行的数字信号，可采用突发或连续方式的数据流。下面以调制方式为QPSK的连续串行数据来阐述信号在本发明中的处理和转化流程(其他调制方式、编码方式及连续或突发模式都可通过CPCI总线改变加载程序来实现)：调制基带板2输入端1脚与调制中频板3输出端3脚相连，为调制基带板2提供所需要的各种时钟信号，调制基带板2将连续的串行数据流LDPC编码后经过映射形成QPSK数据流，再经成形内插滤波后送到DAC进行数模转换，然后将输出端的零中频正交信号2脚、3脚与调制中频板3输入端4脚、5脚相连，作为调制中频板3的输入信号；调制中频板3的输入信号经正交混频后直接调制到L频段，再经带通滤波和输出电平控制，由输出端1脚送到解调中频板4输入端4脚；解调基带板5输出端6脚通过调整解调中频板4输入端5脚的晶振来调整解调中频板4输出端1脚传送给解调基带板5输入端1脚的时钟信号，解调中频板4将L频段信号首先与固定频率源混频至C频段，再经可变频率综合器将输入信号变频到固定中频900MHz放大后，由输出端2脚送给解调基带板5输入端2脚作为该板块的输入信号；该信号由ADC带通采样得到300MHz附近的数字中频信号，经过正交数字下变频后得到基带I、Q信号，再经过匹配滤波器后、定时恢复、载波恢复后完成并行信道译码，将译码输出的时钟和数据由输出端3脚、4脚输出，与外部输出端口B、C相连最终完成调制解调；主控单元6输入端1脚通过数据线与液晶显示器7输出端1脚相连；CPCI总线板1端口1～5脚分别与调制基带板2端口5脚、调制中频板3端口2脚、解调中频板4端口3脚、解调基带板5端口5脚和主控单元6端口2脚相连；主控单元6通过CPCI总线板1可实现数据下载、采集和计算，并可以在液晶显示器7实现误码测试、关键节点的频谱和星座图显示功能。电源8输出口+V1、+V2、+V3电源端与各部件相应电源端并接。工作模式、数据速率、调制方式和编码方式均可由液晶显示器通过主控单元6和CPCI总线板1控制调制基带板2端口5脚、解调基带板5端口5脚重载不同的FPGA程序实现；L频段(950Mhz～1450Mhz)的段内频率的设置同样可以由液晶显示器通过主控单元6和CPCI总线板1控制调制中频板3端口2脚的频率综合器来实现。
由图5所示可知，本发明的调制基带板2由高速FPGA(现场可编程门阵列)芯片9、高速数模转换芯片10、时钟管理芯片11、存储器12组成，其中高速FPGA芯片9输入端10脚与外部基带码流输入端口A连接，高速FPGA芯片9输入端1脚与高速数模转换芯片10输出端1脚相连，为高速FPGA芯片9提供时钟，高速数模转换芯片10输入端9脚与时钟管理芯片11输出端1脚连接，时钟管理芯片11为高速数模转换芯片10提供工作时钟；高速FPGA芯片9输出端2～5脚为调制基带板2的数字输出正交信号，每脚代表一组I、Q正交信号，四路数据并行输出，每路速率可达155Mbps，串行速率可达620Mbps，四路并行数据分别与高速数模转换芯片10输入端2～5脚连接，高速数模转换芯片10输出端10脚、11脚作为转换后的模拟信号分别与调制中频板3输入端4脚、5脚连接；高速FPGA芯片9、时钟管理芯片11各输入端8脚与电源8输出端+V1电压端相连，高速数模转换芯片10输入端8脚与电源8输出端-V2电压端相连，各输入端9脚与地端相连，高速FPGA芯片9端口7脚通过存储器12与CPCI总线板1的1脚相连，实现数据采集和下载。
由图6所示可知，本发明的解调基带板5由高速模数转换芯片13、高速FPGA芯片14、存储器15组成。其中高速模数转换芯片13输入端1脚与解调中频板4输出端900Mbps中频信号1脚相连，由高速模数转换芯片13带通采样后在输出端5～8脚输出四路最高速率为300Mbps的并行数据与高速FPGA芯片14输入端1～4脚连接，进行并行解调和译码；高速FPGA芯片14输出端6脚通过调整解调中频板4输入端5脚的晶振来调整解调中频板4输出端2脚传送给高速FPGA芯片14输入端5脚和高速模数转换芯片13输入端3脚的时钟信号，高速FPGA芯片14输出端10脚、11脚分别为高速译码数据流和时钟，与外部端口B、C连接；高速模数转换芯片13和高速FPGA芯片14输入端2脚和7脚与电源8输出端+V1电压端相连，输入端4脚和8脚与地端相连。高速FPGA芯片14端口9脚通过存储器15与CPCI总线板1的4脚相连，实现数据采集和下载。
在本发明中，信号的采样频率超过1GHz，芯片间的数据信号传递速率也超过155MHz，在这样高的速率下，印制板的布线情况将会影响数据的正确传输，因此我们采用具有仿真功能的设计软件—Cadence，确立正确的布线规则，通过Cadence计仿真软件有效的仿真电路中存在的潜在问题，通过调整布局、布线有效的避免时序逻辑的竞争和冒险。
以上虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在所附权利要求的范围内做出各种变形或修改。