本发明是有关把例如，视频磁带记录器（以下记为VTR）的伺服系统，数字化了的数字伺服装置。特别是有关使适用于象主导轴伺服系统的各种马达转速的伺服系统，稳定化的装置。 在要求具有VTR伺服系统那种高精度、高稳定性的伺服装置中，用数字信号处理来进行的伺服装置是非常有效的。
第11图表示的是，已有的数字频率鉴别器的构成。时钟脉冲信号CK从输入端子8输入，并被输入到构成输入控制部的“与”回路7的一个端子和序列发生器1，当输入被测信号FG时，序列发生器与其同步，并按第12图所示的定时，产生停止信号STOP、闩锁信号LATCH和预置信号PRESET。以下将结合第12图进行说明。
作为被测信号FG，例如是从检测VTR主导轴马达转速检测装置发出的检测脉冲。来自序列发生器的停止信号STOP，加到“与”回路7上，并停止时钟脉冲信号CK供给可预置的正向计数器2（以下称为正向计数器）。而且当计数器2的动作稳定，例如经过5个时钟脉冲信号后，来自序列发生器1地闩锁信号LATCH，加到闩锁回路3和闩锁回路4的脉冲输入端，当输入闩锁信号LATCH时，闩锁回路3锁存正向计数器2的从低位开始的M个位（比特）;而闩锁回路4锁存分别由后述的线性范围判定信号F和进位判定信号G，而信号F和G是由译码器5对正向计数器2的高位的L个比特进行了译码的信号。在得到锁存动作后，再把从序列发生器得到的预置信号PRESET，加到正向计数器2的预置端PR上。预置数据可用存储在由只读存储器构成的记忆装置（以下称ROM）中的数据。
进行了上述预置动作后，用来自序列发生器的“1”电平的停止信号STOP，使“与”回路7变为导通状态，正向计数器2可以再次进行计数动作。
译码器5对L比特的内容进行判定，并且在全“1”时，输出表示线性范围的线性范围判定信号F，而当计数器中有显示其溢出的进位时，输出进位判定信号G。下面将结合第13图说明其内容。
如第13图所示，当输入第1个被测信号FG1时，上述系统就以预置值NP为起始值，开始正向计数器2的计数动作。同图用CNT表示的锯齿状实线图形，表示的是计数动作的变化状况。
如果输入译码器中的L比特数为3比特，则在该L比特变为全“1”以前，低位的M比特的内容，按CNT中的锯齿状的虚线图形，重复进行3循环。而当下一个被测信号FG2在虚线所示的位置上出现时，时点t1的数据则被锁存到闩锁回路3中。由于该时点t1在线性范围内，闩锁回路3的输出数据，将加到图中未示的下一段脉冲幅宽的调制回路上，并作为设定脉冲宽度的数据。而脉冲调制回路的输出，用再下一段的低通滤波器进行平整后，作为主导轴马达的驱动电路的转速控制电压使用。
上述闩锁回路4的输出，表示检波输出现在的时点是否是在线性范围里，所以如果线性范围制定信号F和进位判定信号G是低电平，则表示是检波特性为下限以下，如果线性范围判定信号F是高电平，而进位判定信号G是低电平，则表示是线性范围;如果线性范围判定信号F是低电平，而进位判定信号G是高电平，则表示是线性范围的上限以上。
因此，闩锁电路4的内容，可以利用来决定是否采用闩锁电路3的输出数据。将其归纳为：
F G检波特性0 01 00 10（下限以下）线性动作1（上线以上）
预置值NP可以这样进行设定;当具有中心频率f0的被测信号FG到来时，可得到线性范围的中央（），更具体地说，如果时钟信号CK的频率为fck时
由fck/f0＝2N-2M-1-NP+NS
可得：
NP＝2N-2M-1+NS-fck/f0
其中，NS为定序期间的时钟脉冲信号的停止数。
第14图为已有的数字相位比较器的构成例。
序列发生器11根据比较信号COM，按时钟脉冲信号CK取定时，并按第15图所示的定时，输出停止信号STOP和闩锁信号LATCH。停止信号STOP加到3输入“与”回路15的一个输入端上，在其低电平期间，阻止时钟信号CK经“与”回路15加到正向计数器12上。而后，在计数器12的动作稳定后，（例如在第5个时钟脉冲时），产生闩锁信号LATCH。把正向计数器12的内容，保持在闩锁回路13中。闩锁信号LATCH产生以后，当停止信号STOP变成高电平后，则允许时钟脉冲信号CK，再次通过“与”回路15，向正向计数器12输入。
基准信号REF，如第16图所示，是占空的矩形波，例如，在低电平“0”期间，把正向计数器12强制复位，此时，正向计数器12的输出保持为“0”。当基准信号REF变为高电平“1”时，正向计数器12被解除复位，并开始正向计数。正向计数器12连续地对时钟脉冲信号CK进行计数，而当变为全“1”时，用全“1”检测回路14，检测该状态。在全“1”检测回路14检测出全“1”时，把该检测输出F，经反相器16，加到“与”回路15，和停止信号同样地禁止时钟脉冲信号CK输入到正向计数器12里。利用这个禁止，正向计数器12保持全“1”的状态，而且该状态一直可持续到基准信号REF变为低电平，强制正向计数器复位为止，如第16图所示。靠这一系列的动作，正向计数器12的内容CNT，如第16图所示，可以得到与基准信号REF同步的台形波的特性（梯形波特性）。
当比较信号COM到来时，如果把位于台形波倾斜部的计数内容CNT，锁存到闩锁回路13中，则相对于基准信号REF的比较信号COM的相位差，可以用正向计数器12的计数内容来表示。也就是说，可以实现基准信号REF和比较信号COM的相位比较。闩锁回路13的锁存内容，可以作为图中未示出的伺服马达的相位控制情报使用。
在上述回路中，利用仅仅领先于基准信号2N-1相位上，使基准信号变成高电平“1”，是有可能做到把基准信号REF和比较信号COM的相位差为0的状态，取在台形波倾斜部的中央位置的（如果计数器比特数为N，则为2N-1）。
第17图表示的是利用上述已有的数字频率鉴别器（第11图）和相位比较器（第14图）的VTR伺服系统的构成例。例如，在VHS制式的VTR中，其主导轴系统有SP/LP/EP三种记录带速度，同时，都需要对用于高速再生的各种马达的转速进行控制。例如，当N倍速度再生时，为了使被测信号FG、比较信号COM的频率变成为N倍，首先将各信号进行1/N分频，再分别进行频率鉴别和相位比较。亦即，如第17图所示，分频器21、24分别对响应主导轴马达30的转速的被测信号FG和磁带MT走行速度的比较信号COM进行分频，并将其分频输出，供给频率鉴别器22和相位比较器25。该频率鉴别器22、相位比较器25的输出，经消除脉冲宽度调制波脉动成分的脉动滤波器23、26，输入到合成AFC控制电压和APC控制电压的增益补正放大器27。对N倍速度再生时，由于1/N分频，使增益降低了，所以把增益补正放大器27的增益，按使闭环的整体增益相同那样地切换设定为N倍。从该增益补正放大器27得到的输出，经驱动放大器28、晶体管29，供给主导轴马达30。
已有的VTR的主导轴伺服回路，如上述构成。而且可以把第17图的构成中的用斜线所表示的范围的回路，进行集成电路化，因而需要和外付电路脉动滤器23、26相连接的插头P1～P5，同时还需要增益放大器27所必要的、构成其增益切换回路的模拟开关，因此，已有的伺服回路存在着需要把组件芯片面积做大的缺点。
本发明的目的在于，提供一种在回路集成化时，能减少插头数并能减缩芯片面积的数字伺服装置。
本发明是一种能控制输入计数器的时钟脉冲信号，并利用了该计数器的低位侧M比特和高位侧L比特的伺服装置，该装置中还备有：当输入被测脉冲时，利用控制输入控制部，禁止时钟脉冲信号向计数器输入的手段;把前记M比特中的最高位进行锁存的高位比特锁存手段;再把计数器的内容向高位方向移动指定比特数的手段;用上述高位比特闩锁手段的输出和上述被移位计数器的指定高位L比特的输出，来判断上述闩锁手段内容的上限、下限及其间的线性范围的判定手段，而且利用增加的上记的移位功能，可以改变检波增益。
如上所述，由于可改变数字检波电路的检波增益，所以与已有的装置相比，只需增加很少的元件，就可以满足所要求的功能，而且在数字处理部就能得到伺服环的增益切换，所以在集成电路化时，能有效地减少芯片的面积和与外部连接的插头数。
以下将参照附图来说明本发明的实施例。
第1图是本发明的一个实施例，是适用于主导轴伺服装置中的数字频率鉴别回路的例子。
将被测信号FG和时钟脉冲信号CK供给序列发生器31。时钟脉冲信号CK还加到构成输入控制部的“与”回路32的一边的端子上。
当被测信号FG输入时，序列发生器31与该信号同步，并按图2所示的定时产生下述各信号。下面将结合第2图进行说明。对被测信号FG，例如是来自VTR的主导轴马达转速的转速测量装置的检测脉冲。来自序列发生器31的停止信号STOP，加到“与”回路32上，并在其高电平期间，禁止把时钟脉冲CK信号加到计数器33上。
前面已经说明了与已有电路（第11图）的不同点，计数器33不但作为可预置正向计数器功能来使用，同时也作为移位寄存器功能来使用，该功能切换信号C/S，由序列发生器31按第2图所示的定时可得到。而且该回路可以切换检波增益，所以不同于所希望的线性范围的检测手段。
现在再返回来说明第1图、第2图。输入到计数器33的时钟脉冲信号CK被禁止后，例如经5个时钟脉冲后（计数器33的稳定时间），序列发生器31将该计数器33切换为移位寄存器模式，而且在切换为移位寄存器的同时，为了把计数器33的指定低位比特（M比特）内的最高位比特QM，锁存到高位比特处理回路34中，而发出高位锁存信号MSB LATCH。
接着，序列发生器31控制“与”回路32，把时钟脉冲信号CK，例如把5个时钟脉冲供给计数器33（第2图的t11～t12期间）。而后按图示的定时，产生数据锁存信号DATA LATCH，供给闩锁回路35、38。闩锁回路35，锁存移位后的计数器33的内容（M-1）比特和原来锁存在高位比特处理回路34里的前述的最高位比特QM的数据。而闩锁回路38变为锁存上述比特处理回路34数据中对应于线性范围判定信号F及进位判定信号G的输出信号K和L。保持在闩锁回路35里的数据，作为伺服马达的转动频率控制信号来使用，而保持在闩锁回路38里的数据，表示转动控制用的数据是否在线性控制范围内;或者是否在线性控制范围的上限以上;或者是否在线性控制范围的下限以下。
当门锁回路35、38进行了上述锁存动作后，序列发生器31按图示的定时，产生预置信号PRESET，预置计数器33。这时的预置值，被存储到存储器（ROM）39里，而后解除时钟脉冲信号CK的禁止状态，计数器33的计数动作再度开始。
下面就高位比特处理回路34的动作及其原理进行说明。
上述比特处理回路34，在检波增益可变的情况下，是靠比特移位来变化线性范围的，所以进行检测所希望的线性范围的动作。
第3图是用于说明1比特移位时（增益提高6dB）的增益可变动作的，同图（A）的实线图形，是没进行移位动作的原有的检波特性，而虚线图形是移位了1比特时的检波特性，其检波特性的斜率为原有检波特性（实线图形）斜率的2倍。同图（B）的虚线图形是通过移位1比特而得到的检波特性，而实线图形是去掉了其中最高位比特而得到的检波特性。就是说，用于前述最高位比特QM的检波特性，在由QM＝“0”变成QM＝“1”间，比QM低位的比特内容，如同图（B）所示地重复二次（循环）同样的变化，其中当去掉前述高位比特QM时，QM-1在上述二循环间，“0”“1”，“0”“1”地变化4次。当QM＝“0”时（图的左侧），原封不动地使用Q1～QM～1的输出数据，而当QM＝“1”时（图的右半部），如果在Q1～QM-1的输出数据中，加上检波特性的中央值，则可得到同图（C）所示的检波特性。因此作为所希望的线性范围，可使用图里所示的范围，并以该范围的上限以上为进位范围，而且该范围与QM为“0”、QM-1为“1”的状态和接着的QM为“1”、QM-1为“0”的状态期间相对应。
参照第4图、第5图来说明取得上述线性范围判定信号K、进位判定信号L的高位比特处理回路34的具体例及其动作。另，在第3图所示的1比特移位动作时，其线性范围的识别为：如前述QM＝“0”QM-1＝“1”时和QM＝“1”、QM-1＝“0”时为线性范围。
根据同样的考虑，第5图表示的是4比特移位时，用于识别线性范围的图表。4比特移位时的线性范围，最好按第5图中用斜线所示范围的数据进行判定。即，是QM为“0”、QM-1以下的3比特为全“1”，或者QM为“1”、QM-1以下的3比特为全“0”。
用第4图的回路，来实现这种判定。
触发器FF1是锁存QM的回路。触发器FF2由锁存信号MSBLATCH置位，它是以其输出Q2和QM经3个输入部的“与”回路G1产生的输出，作为输入数据的电路。因此，QM（但这时由于靠时钟脉冲信号CK被移位了1比特，所以实际上输入的是QM-1的内容）是“0”时，“与”回路G1的输出也变成“0”，当下次供给时钟脉冲信号CK时，触发器FF2的输出Q2变为“0”，相反，当QM为“1”时，“与”回路G1的输出变成“1”，当下次供给时钟脉冲信号CK时，该输出Q2变为“1”。
按这样连续地进行移位动作，将各比特QM，QM-1，QM-2，QM-3依次供给“与”回路G1的一个输入端，其结果“与”回路G1的输出变成了QM-1以下比特和前述的输出Q2的逻辑乘，而且当QM-1～QM-3全部为“1”时，输出为高电平“1”。就是说相当于检测了第5图斜线的左侧区域。另外，利用触发器FF1的反相输出 Q1，可以选通控制“与”回路G1，当 Q1是低电平“0”时，“与”回路G1的上述逻辑乘动作被禁止，其输出保持为“0”。
触发器FF3由闩锁信号MSB LATCH清零，它是以其输出Q3和QM通过三输入的“或”回路G2所产生的输出，作为数据输入的回路。
“或”回路G2是取触发器FF3的输出Q3和由QM输入部导入的比特（QM-1，QM-2，QM-3）的逻辑和的回路，“或”回路G2的输出，检测QM-1比特以下的全“0”，在全“0”时，输出“0”。
因此，把“与”回路G1的输出和把“或”回路G2的输出，经反相器G3反相了的输出供给“或非”回路G4后，如果抽出的话，该“或”输出为高电平时，为线性范围。
然后，再把“或非”回路G4的输出和从译码器36（参照第1图）来的输出F（表示增益不可变时得到的线性范围信号）供给“与”回路G6，并以该“与”回路G6的输出K，作为最终的线性范围判定信号来使用。另外，把前面的触发器FF1的输出Q1和“或”回路G2的输出，加到“与”回路G5上，该“与”回路G5，可以得到第5图所示的判定输出，并作为判定表示计数器33溢出的进位输出。“与”回路G5的输出和原有的线性范围判定输出F一起供给“与”回路G7，再将“与”回路G7的输出和原来的进位输出判定信号G供给“或”回路G8，则可以导出最终的进位输出L。
如上所述可以得到第4图所示的线性范围判定信号K和进位判定信号L
如上所述，本发明对于数字检波回路，能具备增益可变功能，如果想得到与已有的同样的动作的话，可以按省略计数器移位动作那样地切换序列发生器31的设定，就可以容易地达到。把这样的电路进行IC化，就变成图6中所示的结构。即，分频器21、24和已有的（参照第17图）相同，然而由于采用了增益可变的频率鉴别器22A和相位比较器25A，对已有的合成AFC输出和APC输出的放大器，则可以直接利用驱动放大器28A，因此可以减少模拟回路。另外，在第6图中，对与已有的相同的部分，付与相同的符号，并且省略了说明。IC化的部分为用斜线所表示的区域，而且这个区域的回路如前面已说明的那样，靠增加较少的元件数，就可以实现。
第7图是本发明应用在数字相位比较器25A中的例子。
序列发生器41根据比较信号COM，按时钟脉冲信号CK取定时，并且在按照第8图所示的定时，输出停止信号STOP、功能切换信号C/S、高位锁存信号MSB LATCH和数据锁存信号DATA LATCH。停止信号STOP供给“与”回路45，在其低电平期间，阻止时钟脉冲信号CK通过“与”回路45而输入到正向计数器及移位寄存器（以下对一半叫计数器）42里。在计数器42稳定时点（经过5个时钟脉冲），功能切换信号C/S把计数器42切换为移位模式。这时，计数器42的最高位比特QM，根据从序列发生器41来的高位锁存信号MSB LATCH，被锁存到高位比特处理回路50的锁存部47。然后如第8图的虚线所示，序列发生器41来的停止信号STOP变成高电平后，解除“与”回路45的时钟脉冲信号CK的阻止状态，例如允许输入5个时钟脉冲分的时钟脉冲信号CK。由此计数器42的计数内容被移位，当移位终止时，产生数据锁存信号DATA LATCH。该数据锁存信号DATA LATCH，供给闩锁回路43、49。因此，闩锁回路43锁存了计数器42移位后的QM-1比特及移位前的最高位比特QM。而闩锁回路49，锁存高位比特处理回路50的判定输出。
靠数据锁存信号DATA LATCH进行数据锁存后，停止信号STOP返回高电平，序列发生器41再次解除“与”回路45的时钟脉冲信号CK的阻止，使计数器继续进行计数动作。而后，当计数器42的计数内容变为全“1”时，由全“1”检测回路44对其进行检测，并将该检测输出经反相器46供给“与”回路45，禁止向计数器42输入时钟脉冲。这之后，直到基准信号REF到来之前，计数器42保持不变，计数内容停留为全“1”，当基准信号Ref通行时，其被复位。然后当上记的比较信号再次到来时起，实行第8图的序列动作，并进行基准信号REF和比较信号COM的下一个相位差数据的检测动作。
第9图、第10图表示高位比特处理回路50的具体例及其动作。该回路由触发器FF11～F14、与回路G11、G15、G16、G17、“或”回路G12、G18以及“或非”回路G14构成。
触发器FF11按照高位比特信号MSB LATCH，锁存计数器42的高位比特QM。该触发器FF11的数据输入端连接到计数器42的最高位比特端子上。因此当计数器42移位时，依次输入QM以下比特的数据QM-1，QM-2，……。
高位锁存信号MSB LATCH，对FF12作为置位信号，而对触发器FF13是作为复位信号起作用，再在触发器FF12、FF13上输入时钟脉冲信号CK。
触发器FF12是以其输出Q12和QM输入部经“与”回路G11产生的“与”回路输出，为数据输入。“与”回路G11为对QM-1以下的比特和上述的输出Q12取逻辑积的回路。
触发器FF13用锁存信号MSB LATCH复位，是以其输出Q13和从QM输入部来的信号，经“或”回路G12产生的逻辑和输出，作为数据输入的回路。用该“或”回路G12的输出经反相的信号和“与”回路G11的输出，经“或非”回路G14抽取的信号，可得到线性范围的判定输出。“与”回路G16是对全“1”检测回路44（参见第7图）的输出用反相器46取反了的信号及触发器FF14锁存了的输出Q14取逻辑积的输出回路。利用加上了“或”回路G12的输出的“与”回路G15、加上了“与”回路G15的输出和触发器FF14的输出Q14的“与”回路G17和加上“与”回路17输出和触发器FF14的反相输出 Q14的“或”回路G18等逻辑回路，可以得到进位判定输出。
上述高位比特处理回路50的动作原理也和前面第4图所示的回路相同，但与第4图中回路使用的是从译码器36（参照第1图）来的输出不同，该回路50使用的是由触发器FF14锁存的从全“1”检测回路44（参照第7图）来的经反相了的输出。
第10图所示的是进行1比特移位时的检波特性的变化。用虚线表示的特性是可变增益时的检波特性。如果初始锁存的QM为“1”，则有是线性范围的可能性。这里，用“或”回路G14及“与”回路G15来观察“与”回路G11的输出和“或”回路G12的输出，并可以得到线性范围的判定输出K，还可以得到进位判定输出L。
如上所述，利用所装备的把计数器的检波用数据向高位方向移位指定量的手段，利用这时对于检波已成为不需要的高位比特，形成与需要的线相范围相对应的判定信号的手段以及确定该动作的序列发生器，就可以得到能够改变检波增益的数字频率鉴别回路或相位比较器。而且，并不增加大量元件，就可以实现该回路，从而对回路集成化也可有效地减少了芯片的面积和插头数。
另，对第1图的实施例，计数器33作成了移位寄存器的模式，而一旦锁存了计数器的内容，也可以作为能移位的结构。
附图的简要说明，
第1图是表示本发明的一个实施例的数字频率鉴别回路的电路图。
第2图是用于说明第1图的电路动作原理的时间图表。
第3图是说明第1图回路动作的说明图。
第4图是第1图回路里高位比特处理回路的具体例。
第5图是说明第4图回路动作的说明图。
第6图是用本发明的实施例构成的伺服回路集成化回路的说明图。
第7图是把本发明应用于数字相位比较回路的实施例的回路图。
第8图是为说明第7图回路动作的时间图表。
第9图是第7图中，高位比特处理回路的具体例。
第10图是第7图回路检波特性的说明图。
第11图是已有的数字频率鉴别回路图。
第12、第13是第11图的动作说明图。
第14是已有的数字相位比较器的回路图。
第15图、第16图是第14图的回路动作的说明图。
第17图是由已有的回路构成的伺服回路的集成化回路的说明图。
31-序列发生器，32-“与”回路，
33-计数器，34-高位比特处理回路，
35，38-闩锁回路，36-译码器。