具有垂直部件的电子器件.pdf

公开了一种提供具有垂直部件的电子器件的方法以及该器件本身。该电子器件可以是晶体管器件，如具有垂直沟道的FET器件，如栅包围晶体管或双栅晶体管。首先向衬底提供伸长结构如纳米导线。随后提供通过介电层与衬底和伸长结构绝缘的第一导电层。而且，提供至少与伸长结构的顶部部分接触的第二导电层，该第二导电层通过隔离层与第一导电层绝缘。

1.  一种电子器件的制造方法，该方法包括步骤：
a)提供具有主表面的衬底(1，32)，其带有从该主表面突起的伸长结构(2，34)，
b)提供主表面和具有介电层(4，5，35)的伸长结构，和
c)提供一组层(6，7，25，36)，其包括第一导电层(6，25，36)、该第一导电层通过介电层(5)与该衬底和该伸长结构电绝缘，该组层中的每一层都具有垂直于主表面的各自厚度(11、12)，该第一导电层具有面对该伸长结构超过一长度的部分(6B)，该长度由该组层的各自厚度确定。

2.  根据权利要求1的方法，其中提供该组层的步骤包括子步骤：
c1)提供第一导电层(6)，
c2)提供保护层(7)，其覆盖面对伸长结构的第一导电层的一部分，暴露出面对该伸长结构的第一导电层的剩余部分，和
c3)使用该保护层作为掩模，除去第一导电层的剩余部分。

3.  根据权利要求2的方法，其中材料除去处理包括蚀刻处理，与保护层(7)相比，该蚀刻处理更有效地除去第一导电层(6)。

4.  根据权利要求2的方法，其中通过旋涂提供保护层(7)。

5.  根据权利要求1的方法，其中在提供该组层之前，用帽盖(21)封装该伸长结构的外部端。

6.  根据权利要求5的方法，其中该组层由第一导电层(25)构成。

7.  根据权利要求1或2的方法，进一步包括步骤：
d)提供第二导电层(10，37)，该第二导电层至少与该伸长结构的顶部部分接触。

8.  根据权利要求7的方法，其中在步骤c)和d)之间提供隔离层(8)，用于将第二导电层(10，37)与第一导电层(6，25，35)电绝缘。

9.  根据权利要求8的方法，其中在提供该第二导电层之前，除去隔离层的顶部部分以暴露出伸长结构的一部分(9)。

10.  一种电子器件，包括：
具有主表面的衬底(1)，其带有与衬底电接触的突起的伸长结构(2)，和
第一导电层(6)，其通过介电层(4，5)与衬底和伸长结构电绝缘，该第一导电层(6)具有面对伸长结构超过一长度的一部分，面对伸长结构的第一导电层的所述部分具有垂直于主表面的一厚度，该厚度大于第一导电层的剩余部分的厚度。

11.  一种电子器件，包括：
具有主表面的衬底(1)，其带有与该衬底电接触的突起的伸长结构(2)，和
第一导电层(25)，其通过介电层(4，5)与衬底和伸长结构电绝缘，该第一导电层具有面对伸长结构超过一长度的一部分，面对伸长结构的第一导电层的所述部分具有垂直于主表面的一厚度，该厚度小于第一导电层的剩余部分的厚度。

具有垂直部件的电子器件
技术领域
本发明涉及一种具有垂直部件的电子器件的制造方法，并涉及一种具有垂直部件的器件。本发明尤其涉及一种具有垂直沟道的FET器件。
背景技术
随着集成电路(IC)技术的发展，集成电路性能以显著的速度持续增长。持续的进步应归于持续缩小线宽的能力，使得越来越多的晶体管装入相同的面积，并能使每单元面积实现越来越多的功能。
然而，缩小超出50nm技术节点(technology node)的常规MOSFET需要创新，以克服由于限制常规MOSFET的基础物理学导致的障碍。两个经常遇到的问题是电荷载流子穿过薄栅电介质的隧道效应和在有源沟道中的电荷密度控制。当前平面MOSFET结构的改进在于实现了双栅FET。在双栅几何形状中，增加了栅容量，给出了更好的沟道静电控制。
在PCT专利申请WO 98/42026中，公开了一种制造垂直MOS晶体管的方法。该方法中，栅长度通过蚀刻导电层直到适合厚度来确定。这需要非常好地控制蚀刻时间，尤其当晶体管具有相对小尺寸时这是困难的。
发明内容
本发明设法提供一种制造电子器件的改进方法。因此，在第一方面中提供了一种方法，包括步骤：
a)提供衬底，该衬底具有主表面，带有自该主表面突起的伸长结构，和
b)向该主表面和该伸长结构提供介电层，
c)提供一组层，其包括第一导电层，该第一导电层通过该介电层与该衬底和该伸长结构电绝缘，该组层中的每一层都具有垂直于该主表面的各自厚度，该第一导电层具有面对该伸长结构超过一长度的部分，该长度由该组层各自的厚度确定。
由此，本发明提供一种方法，其中面对该伸长结构的第一导电层的该部分的尺寸如长度和/或厚度通过该组层各自的厚度确定。优点在于使用层的厚度来确定元件尺寸，这是由于可以非常精确地控制一层或多层的厚度。可控制一层的厚度降低至一个或几个原子层或单分子层。单层的精确度在现有技术中是公知的。由此可以以纳米精确度、微米精确度或中度精确度控制层厚度。
电器件可以是电子器件如半导体基的电子器件。例如，电子器件可以是晶体管器件，如栅包围晶体管或双栅晶体管。
衬底和/或伸长结构可以是绝缘材料，即具有使得流过其的电流可忽略的低导电性材料，其可以是导电材料，即具有金属导电性的材料，或者其可以是半导体材料，即具有导电性在金属和绝缘体之间的材料，并且其中，导电性取决于各种特性如杂质级。衬底和伸长结构不必是相同导电性，即，一种可以是绝缘体而另一种可以是半导体，但是两种也可以是相同导电性，例如两种材料都是半导体材料。
衬底和/或伸长结构的材料每一个都可包括自元素周期表的多于一种的元素，即衬底和/或伸长结构的材料每一个都可以是二元、三元或四元化合物，或每一个都可以是含有多于五种元素的化合物。衬底不必是体材料衬底。衬底可以是在相同或不同材料的体材料上被支撑的顶层。衬底甚至可以是由体材料支撑的叠层。作为实例，衬底可以是由Si衬底例如Si晶片支撑的SiGe顶层。
伸长结构可以是纳米结构、中间结构或微米结构，例如是借助于气相-液相-固相生长方法(VLS生长)生长在衬底上的纳米结构。优点在于可以提供纳米结构作为伸长结构，这是由于可以避免例如该伸长结构的晶格和该衬底晶格之间的晶格失配的问题，并且可以提供该衬底与该伸长结构之间的外延关系。
该伸长结构可远离衬底伸出。可提供该伸长结构以使其基本垂直于衬底突起，虽然也可提供该伸长结构以使其以不同于90度的角度从衬底突起。该角度可依据延长结构和该衬底的性质，例如，可以以两种取向生长在Ge(111)上生长的InP纳米导线：一部分从该衬底垂直突起和一部分与衬底具有35度角。然而，可以预见任一角度，且对于衬底上伸长结构的总体，可存在各种角度，甚至存在角度分布。伸长结构可具有特定的纵横比，即特定的长度-直径比。该纵横比可大于10，例如大于25，例如大于50，例如大于100，例如大于250。垂直于伸长结构的纵向方向获得该直径。
该伸长结构基本是单晶结构。例如，就穿过该结构的电流传输的理论推敲、或者其它类型的理论支持或者对该结构特性的洞察而论，提供单晶结构是有利的。而且，基本为单晶结构的其它优点包括可实现更适当地限定操作的器件，例如，与基于非单晶结构的器件相比，可获得具有更好限定的电压阈值、更小的漏电流、更好的导电性等的器件。
该伸长结构可为本征半导体、掺杂为p型半导体或掺杂为n型半导体。而且，该伸长结构可以包括至少两段，且其中每一段都可以是本征半导体或n型半导体或p型半导体。因此也可以提供不同类型的半导体器件部件，例如包括pn结、pnp结、npn结等的部件。在纵向方向中的各段例如可使用气相沉积方法、且在生长期间改变蒸汽成分来获得。
伸长结构可以是选自由声子带隙器件、量子点器件、热电子器件、光子器件、纳米机电激励器、纳米机电传感器、场效应晶体管、红外检测器、谐振隧道二极管、单电子晶体管、红外检测器、磁传感器、发光器件、光调制器、光检测器、光波导器、光耦合器、光转换器和激光器组成的组的器件的功能部件。
向衬底主表面和伸长结构提供介电层。可在一个或多个步骤中提供该介电层。该介电层可由一种或多种材料构成。介电层的厚度可横跨衬底和伸长结构的组合结构而变化。
该介电层可包括第一和第二介电层。该第一介电层可覆盖衬底的主表面并与该伸长结构的至少一部分相邻并接触。该伸长结构用作电流传输沟道，例如在晶体管器件如FET器件中的电流沟道。该第一介电层可以是或者可以提供将衬底与一个或多个栅极分开的介电阻挡层。该第一介电层可以为任一种适合的材料，例如SiO₂或者旋涂玻璃(SOG)。可将该第一介电层提供为具有某一厚度如在10-1000nm范围内、例如在50-500nm范围内、例如在100-250nm范围内的层。该第一介电层可提供有介电耦合层，以在衬底和栅极之间获得低的、可忽略不计的寄生电容或者没有寄生电容。该第一介电层可提供有比SiO₂的介电常数低的介电常数，该第一介电层可以是低K材料，例如现有技术中公知的那些材料。可使用的低K材料的实例是如“SiLK(Dow Chemical的商标)、黑钻石(Applied Materials的商标)以及Aurora(ASIM的商标)的材料。
第二介电层覆盖伸长结构的至少一部分。然而，可将该第二介电层提供至整个样品。在提供该第一介电层之后提供该第二介电层。该第二介电层可通过使用化学气相沉积(CVD)技术、如等离子体增强CVD(PECVD)来提供。第二介电层也可通过原子层沉积(ALD)来提供。该第二介电层可以是或者可以提供将伸长结构与一个或多个栅极分开的介电阻挡。由此，第二介电层可以是或者可以提供栅介质。该第二介质层可以是任一种适合的材料如SiO₂。第二介电层可提供有某一厚度，例如在1-100nm范围内，例如在1.5-50nm范围内、例如在2-10nm范围内、例如为5nm。可选择该第二介电层的厚度，以便获得在导电材料和伸长结构之间足够的电绝缘。特别是该第二介电层的厚度的下限可取决于获得了足够的电绝缘。第二介电层可提供有比SiO₂的介电常数高的介电常数，第二介电层可以是高K材料，这种材料在现有技术中是公知的。可使用的高K材料的实例可以是例如氧化钽或氧化铪的材料。对于第一导电层和沟道即伸长结构之间的给定电势差，介电层厚度的上限可由沟道传到中所需的变化来确定。在工业的重要系统中，在栅极和沟道之间的介电层在1-10nm之间。
以上，结合第一和第二介电层讨论了介电层的各个方面，但是应当理解，可选地，可提供单个介电层，或者可提供多于两层的介电层。如上所述的第一和第二介电层也可构成介电层的第一和第二部分。
包括至少第一导电层的该组层中，可将该第一导电层提供于样品的至少一部分上。该第一导电层可以是Al、Pt、Zr、Hf、TiW、Cr、Ta或Zn、ITO或任何其他适合材料的层。该第一导电层可用作电极，如FET器件中的栅极。
可通过使用溅射技术或任何其他相关技术来将第一导电层提供到衬底上，以便可沉积基本均匀和连续的第一导电层的层。
在提供该组层之前，可以通过帽盖如铃形帽盖来封装伸长结构的顶端或外部端。可在专用工艺步骤中提供顶端的封装，然而也可在介电层的沉积工艺期间提供，例如连同上述的第二介电层的沉积，这是由于在这种工艺中，可在边缘处沉积更多的材料。由于材料迁移性，在边缘处沉积更多的材料。作为遮蔽效应的该效应在现有技术中是公知的(例如见Silicon Processing in the VLSIera，S.Wolf and R.N.Tauber，6^thed.，1986，P.186，，Attice Press，Sunset Beach，California)。
可通过使用热沉积技术将第一导电层提供至衬底。在以帽盖封装伸长结构的实施例中，帽盖的遮蔽可导致导电层的第一部分沉积于介电层上作为基本与衬底共面的层，且导电层的第二部分沉积于帽盖顶部上。
第一导电层的厚度可取决于所使用的沉积方法，第一导电层可具有在10nm和1微米之间的厚度，例如在25和500nm之间，例如在50和250nm之间，例如在75和100nm之间。
提供该组层的步骤包括以下子步骤：
c1)提供该第一导电层，
c2)提供面对该伸长结构的第一导电层的一部分的保护层，暴露出面对该伸长结构的该第一导电层的剩余部分，
c3)使用该保护层作为掩模除去该第一导电层的剩余部分。
由此保护层是包括在该组层中的层。该保护层可具有某一厚度，以使该第一导电层的覆盖部分包括第一部分和第二部分。该第一部分是至少通过介电层与衬底分开的第一导电层的一部分，和该第二部分是至少通过介电层与伸长结构分开的第一导电层的一部分。保护层的厚度可以为与如上所述的第一介电层相同的厚度。旋涂在第一导电层上的保护层可以是SOG层或可以是光抗蚀剂层，例如PMMA、PIQ或BCB。
可提供蚀刻处理，与保护层相比，该蚀刻处理更有效地除去第一导电层，使得被保护层覆盖的那部分第一导电层留下，而未被保护层覆盖的那部分被除去。在蚀刻后例如可通过在沸腾的丙酮中将保护层溶解来随后除去保护层。
根据本发明，可以以可靠的方式确定栅长度，这是由于其取决于导电层厚度和旋涂到导电层上的保护层厚度。与用通过蚀刻直到获得所需栅长度来确定栅长度的那些方法相比，可以以这种方式更好地确定栅长度。那些方法需要非常良好的蚀刻时间控制，尤其当晶体管具有相对小的尺寸如200nm或以下的沟道长度时，这是困难的。
可提供至少与该伸长结构的顶端电接触的第二导电层。该第二导电层可用作顶部触点。该顶部触点可用作晶体管的源或漏极。
可提供隔离层，用于将该第二导电层与该第一导电层电绝缘。该隔离层可以是SiO₂。
在提供该第二导电层之前，可除去该隔离层的顶部部分以暴露出该伸长结构的一部分。该隔离层的顶部部分通过抛光来除去。抛光该样品直到该伸长结构达到最终的顶部表面，或者抛光样品直到获得所需厚度。
为了增加该伸长结构和该第二导电层的接触面积，可进行该隔离层的顶部部分的选择性蚀刻。该伸长结构的顶部部分由此结合到该第二导电层中，从而利于改善该伸长结构和该第二导电层之间的电接触。
第二导电层可以是任一种合适的材料，例如金属、或金属混合物如Ti/Al/Au或Ti/Zn/Au、导电聚合物或其它类型的导电材料如氧化铟锡(ITO)。第二导电层可以提供有某一厚度如在10-1000nm的范围内、例如在50-500nm的范围内、例如在100-250nm的范围内。该衬底和该第二导电层可通过该伸长结构电连接，且根据伸长结构的导电性，可获得导电或半导电连接。
可将光致抗蚀剂旋涂到抛光表面上。借助于光刻，可将接触区域限定在光致抗蚀剂中，且可根据光刻限定的区域来提供第二导电层。第二导电层可以以接触垫的形式提供。
根据本发明的第二方面，可提供电子器件，该器件包括：
具有主表面的衬底，带有与该衬底电接触的突起伸长结构，和
第一导电层，其通过介电层与该衬底和该伸长结构电绝缘，该第一导电层具有面对该伸长结构超过一长度的部分，与该伸长结构面对的第一导电层的所述部分具有垂直于主表面的厚度，该厚度可大于或小于该第一导电层的剩余部分的厚度。
这种器件是对例如当前的平面MOSFET器件的改进。该栅包围几何形状利于增强的栅电容以及更好地控制沟道中的电荷载流子以及沟道材料的自由度。
根据参考以下描述的实施例的阐述，本发明的这些和其它方面、特征和/或优点将显而易见。
附图说明
将仅借助于实例、参考附图，描述本发明的实施例，图中：
图1是在提供栅包围晶体管的第一实施例中包括的工艺步骤的概略说明，
图2是在提供栅包围晶体管的第二实施例中包括的工艺步骤的概略说明，和
图3是在提供栅包围晶体管阵列中包括的工艺步骤的概略说明。
附图是示意性的且不按比例画出。不同图中相同的参考数字表示相同或相似的部分。该图和描述仅是实例，且不应认为其设定了本发明的范围。
具体实施方式
在该部分中，描述了实施例，其中伸长结构是纳米结构，更具体地，为纳米导线。具体实施例的描述中使用术语纳米导线，应当将其作为伸长结构的实例，而不作为术语伸长结构的限制。
在实施例中描述的纳米导线可通过使用VLS生长方法来生长。然而，重要的是注意到当前实施例中的工艺步骤可提供栅包围晶体管，而不考虑怎样提供纳米导线。提供栅包围晶体管的工艺步骤的唯一需要是作为开始点提供基本从衬底突起的结构。
例如可以同质外延生长该纳米导线，例如在Si衬底上的Si纳米导线，例如也可以异质外延生长该纳米导线，例如Ge衬底上的InP纳米导线。
在图1和2中，示出了包括在栅包围晶体管制造中的工艺步骤的两个实施例。首先，描述了图1中示出的实施例，随后是图2中示出的实施例。
在图1(a)中，在半导体衬底1基本垂直地提供纳米导线2。在使用VLS生长方法生长纳米导线的情况下，通过金属粒子3在其自由端将纳米导线终止。
在如图1(b)中示出的随后的工艺步骤中，将第一介电层4提供于衬底上。该层覆盖该衬底的不与纳米导线接触的所有部分。该层与纳米导线的至少一部分相邻。该第一介电层例如可以是旋涂玻璃(SOG)。该层的厚度为100nm量级。如以下将变得明显的，涂敷SOG以将衬底1与栅极6A电绝缘。沉积之后在300℃下热退火该SOG。SOG例如可以是通过Tokyo ohka或Allied Signal提供的类型。
在图1(c)中示出的随后步骤中提供第二介电层5。该层可具有量级为10-50nm的厚度12。该层例如可以是通过等离子体增强化学气相沉积(PECVD)或通过原子层沉积(ALD)而沉积的SiO₂层。沉积该层同时将样品温度保持在T＝300℃。这样，以薄层覆盖整个纳米导线，然而在边缘处，将沉积更多的材料，这是由于材料的迁移性。
在图1(d)中所示的随后步骤中，以薄(50nm)金属层形式提供第一导电层6，如借助于溅射来沉积的Al层。
在下一工艺步骤(图1(e))中，提供保护层7。该保护层具有与第一介电层相同的厚度。该保护层可以是旋涂在金属层上的第二SOG层。
可通过底层涂料(primer)如HMDS来修整介电-金属界面13，以调整表面和下一层之间的接触角度。可选地，可通过PECVD直接在金属上沉积薄(如50nm)的SiO₂层。
在随后的步骤中蚀刻在该保护层7上方突起的第一导电层的一部分，如图5(f)中所示。该保护层的厚度11大于第一导电层的厚度12。厚度差可以是因数10或更多。在保护层上方突起的那部分第一导电层的蚀刻工艺之后，该厚度差导致该第一导电层获得了L形状6A、6B。对于Al使用PES进行该蚀刻。可使用适合的蚀刻方法进行其它材料的蚀刻。例如，可使用H₂O₂/NH₄OH混合物蚀刻TiW，使用HCl/HNO₃混合物蚀刻Pt，使用HCl蚀刻Zn，使用H₂O₂/H₂SO₄混合物蚀刻Co和Ni，且使用HF蚀刻Zr和Hf。
在蚀刻工艺之前，在金属蚀刻工艺期间，将旋涂在导电层表面上的保护层用作垂直掩模。希望该保护层仅覆盖金属膜的水平部分。该保护层可以是不通过光刻而是通过其自身的表面结构构成的抗蚀剂层，由此其可以自组建抗蚀剂层。在蚀刻之后，可通过在沸腾的丙酮中将保护层溶解来除去保护层。
随后通过隔离层8(～2微米厚)覆盖如图1(g)中所示的完成的样品。该层例如是通过PECVD在T＝300℃下沉积的SiO₂层。
然后抛光该样品直到达到纳米导线的顶表面9，或者直到获得所需厚度(图1(h))，且除去该隔离层的顶部，以从该隔离层释放纳米导线的一部分(图1(i))。可除去该抛光表面的顶部，以增加纳米导线的接触面积。除去该抛光层的顶部例如可通过蚀刻来获得。可在缓冲氧化物蚀刻如NH₄F或HF中蚀刻SiO₂层。
在图1(j)中，提供第二导电层10作为顶部层，即将顶部接触金属沉积在纳米导线上。可根据所需图形如栅格来图形化第二导电层，并提供金属垫。作为顶部接触金属垫的实例，对于n型InP纳米导线可沉积Ti/Al/Au层，和对于p型InP纳米导线可沉积Ti/Zn/Au。而且，对于光电应用如Si芯片上的LED，可提供透明电极，如ITO电极。
为了建立至栅极的电流导电接触，在限定的没有顶部接触垫的区域中，在F₂等离子体中蚀刻隔离层SiO₂。在栅金属处停止蚀刻。除去突出于金属层的纳米导线。对于InP纳米导线，使用选择性的InP蚀刻(例如HCl)。
由此，如图1(k)中示出的电子器件是栅包围晶体管。该栅包围晶体管包括漏极1、电流沟道2、源极10、一部分环绕纳米导线的栅极6和将纳米导线与电极分开的栅介质5。
在图2(a)至(h)中，示出了可选实施例和可选工艺示意图。图2(a)至(c)与关于图1(a)-(c)中描述的工艺步骤相似。
在图2(d)中描述的工艺步骤中，借助于热气相沉积20来沉积电极25。例如可沉积薄铝层(50nm)。在气相沉积工艺中，在该纳米导线顶部沉积SiO₂的铃状帽盖21用作遮蔽掩模。
随后的步骤(e)至(h)与图1(g)至图1(j)中描述的步骤相似。
由此，在图1中描述的工艺获得的栅包围晶体管和图2中描述的工艺获得的栅包围晶体管之间的主要结构差别在栅极的几何形状方面。
如图2(i)中示出的电子器件由此也是栅包围晶体管。该栅包围晶体管包括漏极1、电流沟道2、源极10、栅极25和将纳米管与电极分开的栅介质5。
基于垂直纳米导线制造栅包围结构提供多种优点。关于栅包围几何形状可获得增强的栅电容。而且，可基于给定部件的需要选择纳米导线元件。例如，如果需要更好地控制沟道中的电荷密度，则可以生长高迁移率材料如InGaAs作为沟道。
图1和2中，已经描述了制造单个的栅包围晶体管。通过将该工艺步骤与图3中描述的那些相组合，可提供栅包围晶体管阵列。然而，也可以预见提供纳米结构阵列的其它方案。
在图3中，概略示出提供栅包围晶体管阵列中包括的四个工艺步骤((a)至(b))。左侧(30A、30B、30C和30D)上的图提供顶视图，而右侧(31A、31B、31C和31D)上的图示出了工艺步骤的相应侧视图。
首先提供衬底材料的第一工艺步骤(图3(a))的行32。可使用光刻工艺提供该行。在阵列中沿着衬底行在生长纳米导线的位置处提供金属颗粒33，如金颗粒。
在图3(b)中示出的工艺步骤中，使用VLS生长方法生长InP或其它半导体材料的纳米导线。由此提供在金属颗粒的位置处从衬底突起的纳米导线34。
在图3(c)中的工艺步骤中，提供介电材料35。在该介电层顶部上的是在行36中提供的第一导电材料。可使用适合的光刻方法提供行。也可在第一导电材料的顶部上提供隔离层37。
在图3(d)中的工艺步骤中，提供第二导电材料的行38。该第二导电材料可用作顶部触点。
由此，通过图3中示出的以下工艺步骤，可通过控制被寻址的行组32、36、38中的哪一个来将电连接到各纳米导线。在该实施例中，在覆盖行的截面区域中仅存在单个纳米导线。然而，多于一条纳米导线如一束纳米导线也可以存在于覆盖单个截面的区域中。
尽管已经结合优选实施例描述了本发明，但是并不意指其限制到此列出的具体形式。而是，本发明的范围仅通过附属的权利要求来限定。
在该部分中，为了说明而非限制的目的列举所公开实施例的某些具体细节如材料选择、制备条件、技术等。以便提供本发明清楚和全面的理解。然而，本领域技术人员应当容易理解，本发明可实施于没有精确地符合在此所列细节的其它实施例中，而不明显脱离本公开的精神和范围。而且，在该上下文中，且为了简明和清楚的目的，已经省略公知的装置、电路和方法的详细描述，以避免不必要的细节和可能的混淆。
应当理解，单个的参考数字也意指包括多个，反之亦然，且部件或器件的特定数字的参考数字不解释为将本发明限制为该特征或器件的特定数字。而且，表述如“包括”、“具有”、“结合”、“含有”和“包含”解释为非排他性的，即这种表述不解释为排除其它部件的存在。
参考符号也包括在权利要求中，然而，包括参考符号仅是出于清楚的原因，并不应当解释为限制权利要求的范围。