半导体装置及半导体装置的制造方法 【技术领域】
本发明涉及一种半导体装置及其制造方法，具体涉及在MISFET(Metal-Insulator-Semiconductor Field Effect Transistor：金属-绝缘体-半导体场效应晶体管)中，同时抑制所谓的反向窄通道效应(inversenarrow channel effect)和在源/漏区与衬底之间的结漏电流的技术。
背景技术
例如在DRAM(Dynamic Random Access Memory：动态随机存储器)中，为缩小芯片尺寸或增加存储位数，希望能缩小存储单元的尺寸。此时，采用沟槽(trench)型元件隔离部分，能够比LOCOS(LOCal Oxidation of Silicon：硅的局部氧化)更加缩小元件隔离部分宽度。
但是，采用沟槽型元件隔离部分的场合，激活区的缘部或者边缘部中的寄生MOSFET(Metal-Oxide-Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)会产生使(本征的)MOSFET的阈值降低或使该MOSFET的截止电流增加的、所谓反向窄通道效应。
因此，在传统的半导体装置中，通过提高激活区主面内的边缘部的杂质浓度来提高MOSFET沟道区的边缘部的杂质浓度，从而抑制反向窄通道效应(参照后述的图14与图15)。这种高杂质浓度区的形成过程如下。
首先，在半导体衬底地主面上依次形成硅氧化膜与硅氮化膜，并在激活区的平面图案上将它们图案化。然后，以硅氧化膜与硅氮化膜为掩模蚀刻半导体衬底而形成沟。之后，用斜注入法，向在沟槽内露出的激活区的侧面离子注入杂质，使该侧面的杂质浓度增大，从而使上述边缘部的杂质浓度增大。
此时，在传统的半导体装置中，为了在激活区主面的整个边缘部，即整个周边上形成高杂质浓度区，全方位进行离子注入。具体地说，一边进行连续旋转或分步地旋转，一边从四个以上的方向进行离子注入。
另外，在如DRAM的存储单元区那样设置多个激活区的场合，选定注入角度，以对着各激活区进行离子注入。例如，用t表示上述硅氧化膜与硅氮化膜的总厚度，在X方向与Y方向(均相对主面平行且相互正交)用dx与dy表示激活区间的最小距离(即最小隔离宽度)；设定作为对主面的法线方向的倾角给出的注入角θ，以满足θ＜tan- 1(dx/t)且θ＜tan-1(dy/t)。
再有，离子注入后，在沟槽内埋入硅氧化膜，经过对该硅氧化膜的平坦化及硅氮化膜与硅氧化膜的去除处理，完成沟槽型元件隔离。
再有，在半导体衬底上形成沟槽后，作为对该沟的侧面进行离子注入的技术，例如有在日本专利文献特开2001-36079号公报中公开的技术。
如上所述，传统的制造方法中将上述高杂质浓度区形成在激活区主面的整个周边部分上，因此，在MOSFET的源/漏区的预定形成区上，也形成高杂质浓度区，因而在完成的半导体装置中，高杂质浓度区和源/漏区形成高浓度PN结。因此，传统的半导体装置存在结漏电流大的问题。并且，结漏电流会导致功率损耗的增大或成品率的降低，并且例如在DRAM中带来刷新特性的恶化。
【发明内容】
鉴于上述课题，本发明的目的在于提供一种可同时抑制反向窄通道效应和源/漏区与衬底之间的结漏电流的半导体装置及其制造方法。
本发明的半导体装置中有：含主面与侧面的激活区、沟槽型元件隔离部分、栅电极、沟道区、源/漏区、高杂质浓度区及低杂质浓度区。所述沟槽型元件隔离部分与所述侧面相接地配置。所述栅电极横切所述主面，沿平行于所述主面的第一方向延伸。所述沟道区与所述栅电极相对地设于所述主面内。所述源/漏区夹着所述沟道区，设于所述主面内。所述高杂质浓度区设于与所述第一方向交叉的所述侧面内，含有面对所述栅电极且夹着所述沟道区的、在所述第一方向上相对的两个栅电极相向部分，含有与所述沟道区相同导电型的杂质，其浓度高过所述沟道区的中央部分。所述低杂质浓度区设于所述侧面的、没有形成所述高杂质浓度区的区域，且所述杂质的浓度低于上述高杂质浓度区。
并且，本发明相关的半导体装置的制造方法含有如下工序(a)～(f)。在工序(a)中，在半导体衬底的衬底主面上形成制作布线图案掩模。在工序(b)中，通过隔着所述制作布线图案掩模的蚀刻在所述半导体衬底上形成沟槽，从而形成多个激活区。这里，各激活区中有：由所述衬底主面形成的主面和在所述沟槽内露出的侧面。在工序(c)中，在所述沟槽内形成沟槽型元件隔离部分。在工序(d)中，形成横切所述主面的、沿平行于所述主面的第一方向延伸的栅电极。在工序(e)中，对所述主面进行离子注入，并在所述栅电极面对的沟道区的两侧自调整地形成源/漏区。这里，所述工序(a)包含对所述制作布线图案掩模进行开口的工序，使所述多个激活区与所述第一方向正交，并在沿平行于所述主面的第二方向延伸，同时形成在所述第一方向上排列的多个列，且使它们在各列内以预定间隔沿所述第二方向排列，并使相邻列内与间隔相邻列内的激活区在所述第一方向上相对。在所述工序(c)、(d)及(e)之前工序(f)中进行离子注入，在设有所述布线图案掩模的状态下注入来自与所述第二方向正交的多个方向的、与所述半导体衬底相同导电型的杂质。这里，所述多个方向包括：相对于与所述第一与第二方向正交的第三方向以预定角度倾斜的两个方向。所述工序(f)中包含工序(f)-1)，在该工序中通过所述两个方向的离子注入来提高所述激活区的所述侧面内的杂质浓度，从而形成高杂质浓度区。所述工序(d)中包含：面对所述高杂质浓度区地形成所述栅电极的工序。
另外，本发明的另一半导体装置的制造方法含有如下工序(g)～(1)。在工序(g)中，在半导体衬底的衬底主面上形成图案掩模。在工序(h)中，通过隔着所述图案掩模的蚀刻在所述半导体衬底上形成沟槽，从而形成多个激活区。这里，各激活区中有：由所述衬底主面形成的主面和所述沟槽内露出的侧面。在工序(i)中，在所述沟槽内形成沟槽型元件隔离部分。在工序(j)中，形成横切所述主面的、沿平行于所述主面的第一方向延伸的栅电极。在工序(k)中，对所述主面进行离子注入，并在面对所述栅电极的沟道区的两侧上自调整地形成源/漏区。这里，所述工序(g)包含对所述制作布线图案掩模进行开口的工序，使所述多个激活区与所述第一方向正交，并在沿平行于所述主面的第二方向延伸，同时形成在所述第一方向上排列的多个列，且使它们在各列内以预定间隔沿所述第二方向排列，并使相邻列内与间隔相邻列内的激活区在所述第一方向上相对。在所述工序(i)、(j)及(k)之前的工序(1)中进行离子注入，在设有所述布线图案掩模的状态下注入来自与所述第二方向正交的多个方向的、与所述半导体衬底相同导电型的杂质。这里，所述多个方向包括：相对于与所述第一与第二方向正交的第三方向以预定角度倾斜的另两个方向。所述工序(1)中包含工序(1)-1)，在该工序中是通过所述两个方向与所述另两个方向的离子注入来提高所述激活区的所述侧面内的杂质浓度，从而形成高杂质浓度区。所述工序(j)中包含：面对所述高杂质浓度区形成所述栅电极的工序。所述半导体装置中有，第一块和具有相对所述第一块的所述第一方向和所述第二方向更换的关系的第二块。所述多个激活区中含有：所述第一块内的多个第一激活区和所述第二块内的多个第二激活区。当用t表示所述第三方向中的所述图案掩模的尺寸、用dx表示所述各列内激活区间的距离、用dy表示所述多个激活区中相邻两列间在所述第一方向上面对的部分之间的距离、用py表示所述面对的部分在所述第一方向上的间距、用θ表示所述预定角度时，满足tan- 1(dy/t)＜θ＜tan-1{(dy+py)/t}且tan-1(dx/t)＜θ。
【附图说明】
图1是说明实施例1的半导体装置的剖视图。
图2是说明实施例1的半导体装置的示意图。
图3是说明实施例1的激活区的平面图。
图4是说明实施例1的半导体装置的平面图。
图5是说明实施例1的半导体装置的平面图。
图6是说明实施例1的半导体装置的制造方法的剖视图。
图7是说明实施例1的半导体装置的制造方法的剖视图。
图8是说明实施例1的半导体装置的制造方法的平面图。
图9是说明实施例1的半导体装置的制造方法的剖视图。
图10是说明实施例1的半导体装置的制造方法的剖视图。
图11是说明实施例1的半导体装置的制造方法的剖视图。
图12是说明实施例1的半导体装置的制造方法的剖视图。
图13是说明实施例1的半导体装置的制造方法的剖视图。
图14是说明实施例1的半导体装置的曲线图。
图15是说明实施例1的半导体装置的曲线图。
图16是说明实施例2的半导体装置的平面图。
图17是说明实施例2的激活区的平面图。
图18是说明实施例2的半导体装置的平面图。
图19是说明实施例2的半导体装置的曲线图。
图20是说明实施例3的半导体装置的平面图。
图21是说明实施例3的激活区的平面图。
图22是说明实施例3的半导体装置的平面图。
图23是说明实施例4的半导体装置的平面图。
图24是说明实施例4的半导体装置的制造方法的平面图。
图25是说明实施例5的半导体装置的平面图。
图26是说明实施例5的半导体装置的制造方法的平面图。
图27是说明实施例5的半导体装置的制造方法的平面图。
图28是说明与实施例1～5的变形例相关的激活区的平面图。
[符号说明]
1、1B～1E 半导体装置；11 半导体衬底，11S 主面，12 沟槽，13 沟槽型元件隔离部分，13A 硅氧化膜(绝缘膜)，14、14B～14D 激活区，141 相邻列间面对的部分，142间隔一列面对的部分，14L 列，14T 侧面，14N 宽度窄的部分，14W 宽度宽的部分，20 MOSFET(MIS型晶体管)，22 栅电极，231、232 源/漏区，24 沟道区，31、31B、31C高杂质浓度区，311～313 部分，31G 栅电极面对部分，32、32B、32C 低杂质浓度区，321、322 (第一)部分，323、324(第二)部分，40 图案掩模，51～54 杂质(离子注入)，63、64 掩模，71 反向阱(retrograde well)，72 沟道切割层，BL1、BL2 块，dx、dy、w 距离，px、py 节距，t 厚度，θ 注入角度，103 电容。
【具体实施方式】
实施例1
图1表示说明作为实施例1的半导体装置1的DRAM(动态随机存取存储器)的剖视图。另外，图1中左半为存储单元区，右半为外围电路区。
半导体装置1中，半导体衬底11(在这里以P型硅衬底为例)上形成沟槽12，且多个激活区14由该沟槽12划分。在沟槽12内，沟槽型元件隔离部分13连接多个激活区14的侧面14T而布置，由元件隔离部分13将激活区14相互隔离。
另外，在衬底11内连接元件隔离部分13的底部而形成沟道切割层72。并且，在比沟道切割层72更深的位置上，形成反向阱71，该反向阱71在离衬底11的主面(即激活区14的主面)11S与沟槽12的内表面预定距离的深度上形成，且具有沿着主面11S和上述内表面形成凹凸的形状。
然后，在主面11S上依次设有MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)20栅氧化膜21与栅电极22(共同参照后述的图2)，在主面11S内设有MOSFET20的源/漏区231、232(参照图2)。另外，为避免图面的复杂，图1中省略示出源/漏区231、232。
在衬底11上设置(多层结构的)层间膜100，覆盖MOSFET20，在该层间膜100内配置布线102、存储保持用电容103以及插塞101等。
接着，参照图2～图5，对半导体装置1中存储单元区(参照图1的左半)内的结构进行说明。图2是说明对存储单元区内的一个激活区14的结构的示意图，并示出相关的平面图及该平面图中沿A-A线与B-B线的剖视图。沿A-A线的剖视图为图1的放大图。另外，为避免图面的复杂性，在平面图与沿B-B线的剖视图中省略了沿A-A线的剖视图中的元件的一部分。图3是激活区14的平面图。图4与图5是说明存储单元区内的激活区14配置的平面图(布局图)，为方便说明，在图5中将MOSFET20的栅电极22之间留出缝隙表示。另外，图5中示出了一部分插塞101。
这里，将与栅电极22(与主面11S平行)的延伸方向正交且与激活区14的主面11S平行的方向规定为X方向(或第二方向)，将栅电极22的延伸方向规定为Y方向(或第一方向)，将与X方向和Y方向双方正交的方向即主面11S的法线方向平行的方向规定Z方向(或第三方向)。
首先参照图2与图3，对各激活区14进行说明。这里激活区14成为在X方向与Y方向延伸的十字形。另外，在这种形状中，沿Y方向延伸的部分即X方向的中央部分称为宽幅部分14W，将宽幅部分14W的两侧部分即沿Y方向的尺寸比宽幅部分14W小的两个部分称为窄幅部分14N。
激活区14的主面11S由半导体衬底11的衬底主面11S形成的，即为衬底主面11S的一部分。因此，在激活区14之间主面11S的高度或者Z方向的位置相同。激活区14含有与主面11S连续的侧面14T，主面11S和侧面14T的交叉处，形成激活区14的缘部或边缘部。
在激活区14的侧面14T内设有高杂质浓度区31和低杂质浓度区32。
高杂质浓度区31是如下多个部分的统称：(i)相接于(达到)主面11S在侧面14T内设置的部分；(ii)具有与MOSFET20的沟道区或通道形成区(面对栅电极22的主面11S内的区域)24相同的导电型(这里为P型)的部分；(iii)P型用杂质(例如硼或铟)的浓度比沟道区24的中央部分高的部分。具体地说，如图3所示，高杂质浓度区31含有各窄幅部分14N内的两个部分311和宽幅部分14W内的两个部分312。
部分311、312也设在Y方向上的端部(就是侧面14T中与Y方向交叉的部分或者与Y方向交叉的侧面(在图示的形状上与X方向平行)内)，各窄幅部分14N内的两个部分311在Y方向上相互面对，同样在宽幅部分14W内两个部分312也在Y方向上相互面对。
窄幅部分14N内的各部分311就从宽幅部分14W的旁边延伸至侧面14T中与X方向交叉的部分(在图示的形状上与Y方向平行)(连接于该部分)。因此，部分311与宽幅部分14W连接。
在存储单元区中，相对各激活区14设有两个MOSFET20，MOSFET20的栅电极22(成为字线)，横切激活区14的主面11S沿Y方向延伸，且在主面11S的平面上分别设于宽幅部分14W的两侧。此时，各窄幅部分14N内的两个部分311在宽幅部分14W附近，分别含有隔着栅电极氧化膜21与栅电极22相面对的部分(栅电极面对部分)31G，在Y方向上相互面对的两个栅电极面对部分31G，夹着沟道区24而设于沟道区24的端部。换言之，窄幅部分14N内的部分311和沟道区24的共有部分相当于栅电极面对部分31G。
宽幅部分14W内的各部分312，设于侧面14T中与Y方向交叉的整个部分内。
这里，图2中剖视图示出：高杂质浓度区31连接于元件隔离部分13，沿Y方向延伸至沟槽12的底面或元件隔离部分13的底面的场合，但按照后述的制造条件，也有使该高杂质浓度区31不达到沟槽12的底部附近的场合。但是，高杂质浓度区31达到激活区14的主面11S，至少设于激活区14(的主面11S)的边缘部内。另外，图2中省略了沟道切割层72(参照图1)。
另一方面，低杂质浓度区32是如下多个部分的统称：(i)侧面14T中未形成高杂质浓度区31的区域上设置的(连接于(达到)主面11S而设于侧面14T内)部分；(ii)高杂质浓度区31中上述杂质浓度低于高杂质浓度区31的多个部分。具体地说，如图3所示，低杂质浓度区32含有各窄幅部分14N内的部分(或者第一部分)321，各部分321设于激活区14中沿X方向的端部(换言之，设于侧面14T中与X方向交叉的部分或者与X方向交叉的侧面(图示的形状上与Y方向平行)内)，这两个部分321在X方向上相互面对。在各窄幅部分14N中，部分321夹于高杂质浓度区31的上述两个部分311之间(在侧面14T中设于两个部分311之间)。
主面11S内还设有，具有与衬底11相反的导电型(这里为N型)的源/漏区231、232，将MOSFET20的沟道区24挟持。这里源/漏区231设于各窄幅部分14N内，源/漏区232设于宽幅部分14W内。
再有，宽幅部分14W内的源/漏区232为两个MOSFET20所共有。并且，如图1与图2所示，窄幅部分14N内的源/漏区231通过插塞101与电容103的存储节点104连接，宽幅部分14W内的源/漏区232通过插塞101与成为位线的布线102连接。
如图2与图3所示，窄幅部分14N内的源/漏区231设于沟道区24的旁边的整个面上，且与侧面14T相接(与元件隔离部分13相接)。因此，该源/漏区231在高杂质浓度区31的两个部分311与低杂质浓度区32的部分321的端部上重叠。此时，源/漏区231只与高杂质浓度区31的部分311形成高浓度PN结，而与低杂质浓度区32的部分321不会形成这样的高浓度PN结。同样地，宽幅部分14W内的源/漏区232设于沟道区24旁边的整个面上，且与侧面14T相接(与元件隔离部分13相接)。因此，该源/漏区232与高杂质浓度区31的两个部分312在端部上重叠。此时，源/漏区232与高杂质浓度区31的部分312形成高浓度PN结。
接着，再参照图4与图5，说明存储单元区内激活区14的布置。存储单元区内的多个激活区14有规律地布置。详细地说，多个激活区14布置成多个列14L(沿X方向延伸、沿Y方向排列)。另外，列14L在Y方向上以节距py排列。各列14L内的激活区14空出距离dx以节距px沿X方向排列，但连续的任意两个列14L(换言之相邻的任意两个列14L)之间，激活区14仅以X方向的节距px的一半在X方向上错开。此时，各激活区14具有相邻列14L内的激活区14和间隔相邻列14L(即每隔一列的列14L)内的激活区14在Y方向上相互面对的X方向的尺寸。
具体地说，激活区14的X方向上的中央部分142，在连续的任意两个列14L之间Y方向上不相面对，但每隔一列的列14L之间(换言之，连续的任意的三个列14L中两侧的列14L之间，或偶数列14L之间及奇数列14L之间)相互面对。然后，激活区14中上述部分142的两侧的各部分141，在连续的任意两个列14L之间在Y方向上相互面对。
这里，比较图3～图5可知，每隔一列相面对的部分142含有宽幅部分14W和激活区14中与栅电极22相面对的部分(含有沟道区24的部分)。并且，相邻列14L之间相面对的部分141中，含有窄幅部分14N中去除了与栅电极22相对的上述部分的部分。再有，由后述的制造方法可清楚知道，也可将半导体装置1中栅电极22面对的部分包含在相邻列14L之间相面对的部分141中。
如上所述，各列1 4L内的激活区14空出距离dx且以节距px沿X方向排列，多个列14L在Y方向上以节距py排列。并且，在相邻列14L之间相对的部分141空出距离dy且与列14L间的间隔相同的节距py沿Y方向排列。并且，关于每隔一列相对的部分142之间的Y方向距离，将相对于栅电极22的上述部分之间的距离由(dy+py)表示，宽幅部分14W之间的距离w小于距离(dy+py)。这里，上述尺寸dx、dy、w、px、py成为主面11S附近，即沟槽12的开口的入口附近的尺寸(参照后述的图9)。
另外，如上所述，存储单元区中，在连续的任意两个列14L之间激活区14仅以X方向的节距px的一半间隔沿X方向错开，因此，激活区14沿X方向排列，同时对X方向倾斜45°的方向(Z方向上正交)排列。或者，存储单元区内的激活区14可以由矩阵布置的激活区14和将这些激活区14沿上述45°倾斜的方向错开的激活区14构成。
如上所述，存储单元区内的各激活区14上设有两个MOSFET20。此时，存储单元区内的沿Y方向排列的栅电极22依次连接，形成一条较长的栅电极22。换言之，将一条较长的栅电极22，被沿Y方向上排列的MOSFET20所共有，该一条较长的栅电极22中与激活区14相对的部分(以及该附近)分别形成对应MOSFET20的栅电极22。
接着，参照图6～图13的剖视图及平面图，以高杂质浓度区31的形成方法为主，说明半导体装置1的制造方法。图6等的剖视图相当于图2中沿A-A线的剖视图。
首先，由P型硅形成的衬底11的主面(或者衬底主面)11S上，形成设有对应于如上述布置的激活区14的平面图案的制作布线图案掩模40(参照图6)。详细地说，例如热氧化衬底主面11S形成10～30nm左右的硅氧化膜41，在该氧化膜41上叠层100～200nm左右的硅氮化膜42。然后，采用光刻技术与蚀刻技术除去氮化膜42与氧化膜41中对应元件隔离部分13的部分(进行开口)，从而，将氮化膜42与氧化膜41加工成如上述布置的对应于激活区14的平面图案。因而，得到作成布线图案的、由两膜41、42构成的制作布线图案掩模40。
然后，隔着制作布线图案掩模40蚀刻衬底11，形成深度为200～300nm左右的沟槽12(参照图6)。从而，衬底11上形成多个激活区14(参照图6)。另外，由于从衬底主面11S形成各激活区14的主面11S，在Z方向上激活区14的主面11S具有相同高度。之后，例如通过热氧化沟槽12内露出的表面(含有激活区14的侧面14T)，在沟槽12内形成5～30nm的硅氧化膜43(参照图7)。
接着，用抵抗掩模61将外围电路区覆盖后，在设有制作布线图案掩模40的状态下，以10～30keV、4×1012～4×1013/cm2的条件注入P型杂质51例如硼(参照图7～图9)。特别是，只从对X方向正交且对Z方向以预定角度θ倾斜的方向(满足该条件的方向有两个)离子注入杂质51。另外，这种注入方向在主面11S的平面上对Y方向平行，换言之具有Y方向的成分。这里，将制作布线图案掩模40的厚度(Z方向的尺寸)设为t时，设定上述角度θ，使得满足θ＜tan-1(dy/t)。此时，可以从上述两个方向同时进行离子注入，也可以按每个方向依次进行离子注入。
通过这种斜离子注入或从两方向的注入来增大相对衬底11的杂质浓度，从而在侧面14T内可连接主面11S形成高杂质浓度区31的上述部分311、312(参照图3)。
此时，依据注入方向的上述选定，可在侧面14T中与Y方向交叉的部分上离子注入杂质51，同时能够抑制向侧面14T中与X方向交叉的部分上离子注入杂质51或去除。从而，能够形成低杂质浓度区32(参照图3)。而且，依据注入角度θ的上述选定，可对相邻列14L之间相对的部分141和每隔一列相对的部分142的两方离子注入杂质51(参照图4)。
之后，作为用于反向阱71(参照图1)的杂质52(参照图9)例如将硼从Z方向以穿过制作布线图案掩模40的加速能或注入能进行离子注入。并且，作为用于沟道切割层72(参照图1)的杂质53(参照图9)例如将硼从Z方向以不能穿过制作布线图案掩模40的加速能进行离子注入。
此时，不关杂质51～53的注入顺序。并且，也能同时进行杂质51～53中的多个。另外，杂质51～53的注入方向均与X方向正交(参照图9)，杂质51～53的离子注入过程仅从与X方向正交的方向进行。
另外，将杂质52、53的离子注入，可以对外围电路区内形成N型MOSFET的区域同时进行。从而，可以使用于沟道切割层72的杂质53不进入N型MOSFET形成区的激活区14，降低结漏电流。另外，对存储单元区和外围电路区分别进行杂质52、53的离子注入时，可按每个区取最适当的注入条件。
接着，将后面成为元件隔离部分31的硅氧化膜(或者绝缘膜)13A叠层300～600nm左右，以该氧化膜13A填埋沟槽12内(参照图10)。另外，图10等将图7的氧化膜43含于氧化膜13A而示出。之后，例如在900℃～1100℃左右的温度下进行退火。
然后，通过采用CMP(Chemical Mechanical Polishing：化学机械抛光)法、干蚀刻或温腐蚀或并用这些，使上述氧化膜13A平坦且除去制作布线图案掩模40上的部分(参照图11)。然后，通过依次除去氮化膜42与氧化膜41来完成元件隔离部分13(参照图12)。
之后，由Z方向的离子注入，在衬底11内的预定区上形成未图示的阱层。另外，可将此时的离子注入与用于上述高杂质浓度区31的离子注入同时进行。
然后，在各激活区14上形成MOSFET20。具体地说，激活区14的主面11S上依次形成硅氧化膜与导电膜且通过将两膜作成布线图案来形成栅电极氧化膜21与栅电极22(参照图13)。此时，在存储单元区内进行上述的制作布线图案，使得栅电极22与激活区14的高杂质浓度区31(的栅电极面对部分31G)与元件隔离部分13相对地沿Y方向延伸。接着，用抵抗掩模62覆盖外围电路区后，以10～30keV、1×1013～1×1015/cm2的条件下由Z方向离子注入N型用杂质54例如磷(参照图13)。此时，将栅电极22与栅电极氧化膜21作为掩模使用且将杂质54对多个激活区14的主面11S进行离子注入，从而，自调整地形成源/漏区231、232。依据这样的离子注入形成连接元件隔离部分13的源/漏区231、232，因此，形成源/漏区231，使得高杂质浓度区31与低杂质浓度区32重叠，又，形成源/漏区232使得与高杂质浓度区31重叠。
而且，通过形成插塞101、布线102、电容104、层间膜100等来完成图1的半导体装置1。
依据半导体装置1得到如下效果。
首先，由高杂质浓度区31的栅电极面对部分31G抑制反向窄通道效应，例如图14的坐标所示，改善MOSFET20的阈值依赖通道宽的特性。因此，发展缩小MOSFET20也能维持特性，即能够更加细化MOSFET20。
而且，激活区14的X方向的端部设有低杂质浓度区32的部分321(换言之，窄幅部分14N内设置的源/漏区231与低杂质浓度区32在端部上重叠)，因此，激活区的整个边缘部即整个周边部分上形成高杂质浓度区，且与没有低杂质浓度区32的传统结构相比，能够减小源/漏区231和高杂质浓度区31形成的高浓度PN结。因此，如图15的曲线图所示，能抑制源/漏区和衬底11之间的结漏电流，可降低功率损耗。此时，按照结漏电流的抑制来抑制来自电容103存储节点104(参照图1)的漏电流且提高DRAM的刷新特性。
并且，依据半导体装置1能够同时抑制反向窄通道效应和结漏电流。
而且，如上所述，窄幅部分14N内的源/漏区231与低杂质浓度区32重叠，因此，根据低杂质浓度区32的存在，与未设低杂质浓度区32的传统结构相比，能够提高源/漏区231的有效杂质浓度。因此，降低源/漏区231的电阻。而且，降低源/漏区231和插塞101之间的接触电阻。结果，按照这些电阻的减小，提高MOSFET20的电流驱动能力。
并且，依据用于上述高杂质浓度区31的离子注入条件，可在激活区14的侧面14T中与X方向交叉的部分内形成低杂质浓度区32，具体地说部分321。此时，将注入角度θ与注入方向，利用激活区14的布置规律性进行设定，因此，能以简单的方法制造起上述效果的半导体装置1。
可以考虑利用掩模形成高杂质浓度区31与低杂质浓度区32。但是，在微小的DRAM中形成仅与高杂质浓度区31对应的部分进行开口的掩模，在控制尺寸方面及对激活区14的重叠控制方面将会非常困难，还带来因掩模的数量增加导致的成本增加。
相反，依据上述制造方法不用掩模能够形成高杂质浓度区31与低杂质浓度区32。此时，不会招来因掩模的利用导致的成本增加。
另外，依据上述的注入条件，在相邻列14L之间相对的部分141和每隔一列相对的部分142的两方上能够离子注入杂质51，因此，激活区14的尺寸/形状，在栅电极22相对的部分(含有栅电极面对部分31G的部分)含于相邻列14L之间相对的部分141的场合，也能形成高杂质浓度区31。
而且，上述的制造方法中将元件隔离部分13用的硅氧化膜13A埋入沟槽12内后进行退火，因此，缓和因硅氧化膜的埋入导致的应力，结果，能进一步抑制结漏电流。
并且，作为高杂质浓度区31用的杂质51使用铟，可得比采用硼更陡峭的杂质分布。就是说，采用铟时能以比硼更少的注入量同程度抑制反向窄通道效应。因此，按照注入量的减少能够进一步抑制结漏电流。而且，通过在用于沟道切割层72的杂质53上使用铟来得到同样效果。
如上所述，可同时进行用于高杂质浓度区31的离子注入和用于反向阱71又或用于沟道切割层72的离子注入，在这种场合，能够缩短制造时间。并且，按照上述用于沟道切割层72的离子注入条件，能够由制作布线图案掩模40使得杂质53不会注入激活区14内。从而，能够进一步抑制结漏电流。
实施例2
在实施例1的制造方法中，通过使注入角度θ(参照图9)设定成满足tan-1(dy/t)＜θ＜tan-1{(dy+py)/t}且将注入方向设定为上述两方向来得到如图16～图18的平面图所示的、含有激活区14B的半导体装置1B。
在半导体装置1B的存储单元区中各激活区14B有与激活区14相同的形状，且同样地布置。
激活区14B的高杂质浓度区31B含有窄幅部分14N内的部分313和宽幅部分14W内的部分312。另外，高杂质浓度区31B的部分312与高杂质浓度区31同样地设置。
参照图17和图3可知，窄幅部分14N内的部分313具有，使已说明的高杂质浓度区31的部分311沿X方向缩短的形状。具体地说，该部分313沿X方向从宽幅部分14W旁边延伸至稍微超过沟道区24的位置，但不会达到侧面14T中与X方向交叉的部分(不连接)。另外，与上述部分311同样地，窄幅部分14N内两个部分313在Y方向上相对地设置，各部分313在宽幅部分14W附近含有栅电极面对部分31G。
另一方面，激活区14B的低杂质浓度区32B含有各窄幅部分14N内一个部分(或者第一部分)322与两个部分(或者第二部分)323。具体地说，部分322设于激活区14B中沿X方向的端部(换言之，设于侧面14T中与X方向交叉的部分或与X方向交叉的侧面内)，且沿Y方向延伸至侧面14T中与Y方向交叉的部分(连接)。另一方面，两个部分323分别设于激活区14B中沿Y方向的端部(换言之，分别设于侧面14T中与Y方向交叉而相对的部分或与Y方向交叉的侧面内)，且该两个部分323在Y方向上相对。各部分323沿X方向延伸，达到侧面14T中与X方向交叉的部分与高杂质浓度区31B的部分313(连接)。另外，这些部分322、323共有端部。如图16所示，低杂质浓度区32B的部分322、323设于相邻列14L之间与Y方向相对的部分141内。
在激活区14B中源/漏区231、232与已说明的图3的激活区14同样地设置。此时，对应高杂质浓度区31B与低杂质浓度区32B，源/漏区231在端部上与高杂质浓度区31B的两个部分313与低杂质浓度区32B的部分322、323重叠。另外，与图3的激活区14同样地，源/漏区231与高杂质浓度区31B的部分313形成高浓度PN结，而与低杂质浓度区32B的部分322、323上不形成这样的高浓度PN结。另外，可将高杂质浓度区31B的部分313能与源/漏区231连接地设置。
另外，在激活区14B的宽幅部分14W上源/漏区232和高杂质浓度区31B的部分312之间的关系与激活区14相同。而且，激活区14B与半导体装置1B的其它结构基本上与已说明的激活区14与半导体装置1相同。
根据存在的低杂质浓度区32B，半导体装置1B起到与半导体装置1同样的效果(例如参照图14)。而且，依据注入角度θ与注入方向的上述设定，能在该部分141内设置低杂质浓度区32B的部分322、323，使得相邻列14L之间相对的部分141内不会注入用于高杂质浓度区31B的杂质51。此时，高杂质浓度区31B的部分313小于已说明的相同区域31的部分311，因此，能使高浓度PN结比半导体装置1的更小。结果，如图19的坐标所示，能进一步抑制结漏电流(也参照已说明的图15)。
并且，因低杂质浓度区32B、32的不同大小导致窄幅部分14N内的源/漏区231的有效杂质浓度中半导体装置1B方较高。因此，通过进一步的减小源/漏区231的电阻与源/漏区231和插塞101之间的接触电阻来进一步提高MOSFET20的电流驱动能力。此时，能使连接该源/漏区231的插塞101的直径大于半导体装置1，且能够降低该插塞101的电阻。
实施例3
再有，实施例1的制造方法中设定注入角度θ(参照图9)，使得满足tan-1(w/t)＜θ＜tan-1{(dy+py)/t}且将注入方向设定为上述两方向，从而得到如图20～图22的平面图所示的、含有激活区14C的半导体装置1C。
在半导体装置1C的存储单元区中各激活区14C有与激活区14相同的形状，且同样地布置。
参照图21和图17可知，激活区14C的高杂质浓度区31C有，从已说明的高杂质浓度区31B去除宽幅部分14W内的部分312的结构。
另一方面，激活区14C的低杂质浓度区32C，在已说明的低杂质浓度区32B的部分(或者第一部分)322与两个部分(或者第二部分)323外，还包括宽幅部分14W内的两个部分(或者第二部分)324。该两个部分324代替图17的高杂质浓度区31B的部分312设置，具体地说分别设于宽幅部分14W内沿Y方向的端部上(换言之，分别设于侧面14T中与Y方向交叉且相对的部分或与Y方向交叉的侧面内)，该两个部分324在Y方向上相对。另外，各部分324设于整个宽幅部分14W中侧面14T上与Y方向交叉的部分内。
激活区14C中源/漏区231、232与已说明的图3的激活区14同样地设置。此时，对应高杂质浓度区31C与低杂质浓度区32C，宽幅部分14W内的源/漏区232在端部上与低杂质浓度区32C的部分324重叠。此时，源/漏区232与低杂质浓度区32C的部分324不会形成高浓度PN结。
另外，在激活区14C的窄幅部分14N中，源/漏区231和高杂质浓度区31C以及低杂质浓度区32C之间的关系与激活区14B相同。而且，激活区14C与半导体装置1C的其它结构基本上与已说明的激活区14及半导体装置1相同。
根据存在的低杂质浓度区32C，半导体装置1C起到与半导体装置1、1B同样的效果(例如参照图14与图19)。而且，按照注入角度θ与注入方向的上述设定，能在该部分14W内设置低杂质浓度区32C的部分324，使得对宽幅部分14W内不会注入用于高杂质浓度区31C的杂质51。从而，在宽幅部分14W内不会形成高浓度PN结，因此，能够在宽幅部分14W内使源/漏区232和衬底11之间的结漏电流小于半导体装置1、1B。通过这种结漏电流的抑制来抑制来自形成位线的布线102(参照图1)的漏电流，可降低功率损耗。
并且，因低杂质浓度区32C、32B、32的不同大小导致宽幅部分14W内的源/漏区232的有效杂质浓度中半导体装置1C方较高。因此，通过减小宽幅部分14W内的源/漏区232的电阻与源/漏区232和插塞101之间的接触电阻来进一步提高MOSFET20的电流驱动能力。此时，能使连接该源/漏区232的插塞101的直径大于半导体装置1、1B，且可减小该插塞101的电阻。
实施例4
图23示出用以说明实施例4的半导体装置1D的平面图。半导体装置1D在存储单元区内含有两个块BL1、BL2，两个块BL1、BL2有X方向和Y方向调换的关系。就是说，对块BL1的X方向和对块BL2的Y方向呈平行，对块BL1的Y方向和对块BL2的X方向呈平行。
半导体装置1D的块BL1、BL2分别含有与已说明的半导体装置1B(参照图16～图18)的存储单元区相同的结构。就是说，按照对各块BL1、BL2的方向规定布置激活区14B等，块BL2内的结构与块BL1内的结构有在Z方向周围上旋转90°的关系。另外，在图23中为避免图面复杂，省略示出与已说明的图16～图18相同的一部分的元件，又，仅示出一部分的栅电极22。
接着，参照图24的平面图，说明半导体装置1D的制造方法，尤其是半导体装置1D的高杂质浓度区31B的制造方法。另外，在这里重点说明与半导体装置1、1B的制造方法之间的不同点。
首先，在形成制作布线图案掩模40(参照图6)的工序中，按照对各块BL1、BL2的方向规定形成各块BL1、BL2内的开口。然后，由隔着制作布线图案掩模40的蚀刻形成沟槽12，从而在各块BL1、BL2内形成激活区14。
然后，用以形成高杂质浓度区31B的杂质51的离子注入按如下条件进行。就是说，注入方向为四个方向(参照图24)，具体设定为对X方向正交且对Z方向以预定角度θ(参照图9)倾斜的两个方向，以及对Y方向正交且对Z方向以上述预定角度θ倾斜的两个方向。特别是，设定注入角度θ，使得满足tan-1(dy/t)＜θ＜tan-1{(dy+py)/t}且tan-1(dx/t)＜θ(参照图9与图16)。此时，能够从上述四个方向同时进行离子注入，例如能够按相对的每两方向或每一方向依次进行离子注入。另外，其它注入条件与高杂质浓度区31等相同。
此时与半导体装置1的场合同样，能够与用以形成高杂质浓度区31B的离子注入同时进行用以形成反向阱71(参照图1)的离子注入又或用以形成沟道切割层72(参照图1)的离子注入。
其它工序可应用例如半导体装置1的制造方法。
按照用于高杂质浓度区31B的上述注入条件，即使设有块BL1、BL2的半导体装置1D，也能够不用掩模，而且对两个块BL1、BL2上同时形成高杂质浓度区31B与低杂质浓度区32B。
另外，如上所述，各块BL1、BL2含有与半导体装置1B的存储单元区同样的结构，因此，根据半导体装置1D可得与半导体装置1B同样的效果。
实施例5
图25示出用以说明实施例5的半导体装置1E的平面图。半导体装置1E与图23的半导体装置1D同样地，在存储单元区内含有两个块BL1、BL2。半导体装置1E的块BL1、BL2分别具有与已说明的半导体装置1(参照图1～图5)的存储单元区同样的结构。就是说，按照对各块BL1、BL2的方向规定布置激活区14等。另外，为避免图面的复杂，在图25中仅示出激活区14。
接着，参照图26与图27的平面图，对半导体装置1E的制造方法，尤其是对半导体装置1E的高杂质浓度区31的制造方法进行说明。另外，在这里重点说明与半导体装置1、1D的制造方法的不同点。
与半导体装置1D的场合一样，形成制作布线图案掩模40(参照图6)且形成沟槽12，并在各块BL1、BL2内形成激活区14。
然后，用以形成高杂质浓度区31的杂质51的离子注入如下进行。首先，如图26所示，将块BL2内的激活区14例如由抵抗掩模等的掩模63覆盖，在设有该掩模63的状态下对块BL1进行与半导体装置1的场合同样地离子注入杂质51。接着，如图27所示，将块BL1内的激活区14例如由抵抗掩模等掩模64覆盖，且在设有该掩模64的状态下对块BL2进行与半导体装置1的场合同样地离子注入杂质51。另外，可以对块BL2先进行离子注入。
此时与半导体装置1的场合一样，可以与用以形成高杂质浓度区31的离子注入同时进行用以形成反向阱71(参照图1)的离子注入又或沟道切割层72(参照图1)的离子注入。
其它工序能够应用例如半导体装置1的制造方法。
另外，采用掩模63、64的上述制造方法也可以用在块BL1、BL2设有激活区14B或14C的场合，并且，也能用在块BL1、BL2上激活区种类不同的场合。
上述制造方法中采用掩模63、64，但这种掩模63、64的开口为露出整个各块BL1、BL2的大小，因此将不同于仅与已说明的高杂质浓度区31对应的部分进行开口的掩模的场合，设计标准缓慢。因此，不会产生大幅的成本增加。
而且，通过采用掩模63、64，使注入条件的最适化容易。就是说，在未采用掩模的实施例4的制造方法中使得注入角度θ必须同时满足如下条件：tan-1(dy/t)＜θ＜tan-1{(dy+py)/t}且tan-1(dx/t)＜θ。相反，采用掩模63、64的实施例5的制造方法中注入角度θ只要满足θ＜tan-1(dy/t)的一个条件即可。
另外，如上所述，各块BL1、BL2含有与半导体装置1的存储单元区同样的结构，因此，根据半导体装置1E可得与半导体装置1同样的效果。
实施例1～5的变形例
例如图3等示出平面上，激活区14的角张开的场合，但可以如图28的平面图所示的激活区14D，使上述角呈圆形。此时，激活区14D的侧面14T含有曲面(X方向与Y方向均交叉)。对激活区14B、14C也可以使角变圆形。
这种形状的激活区14D的场合，例如由控制加速能来调整用于高杂质浓度区31的杂质51的注入深度时，可以在激活区14中沿X方向的端部上(换言之，激活区14D的侧面14T中与X方向交叉的部分或与X方向交叉侧面内)形成低杂质浓度区32。
并且，激活区14、14B没有宽幅部分14W，即Y方向的尺寸(宽度)均匀时也能形成高杂质浓度区31、31B。
在激活区14、14B～14D上设置一个或三个以上的MOSFET20的场合，也能应用高杂质浓度区31、31B、31C、低杂质浓度区32、32B、32C及源/漏区231、232。
在激活区14、14B～14D中宽幅部分14W内的源/漏区232上连接电容103，且窄幅部分14N内源/漏区231上连接成为位线的布线102时，能构成所谓的可读写DRAM存储单元。
并且，MOSFET20可以为一般的MISFET或MIS型晶体管。
发明效果
依据本发明，能同时控制反向窄通道效应和源/漏区与衬底之间的结漏电流，结果，成品率提高。此时，由结漏电流的控制减少功率损耗，例如在DRAM中可提高刷新特性。而且，比没有低杂质浓度区的场合，晶体管的电流驱动能力提高。