具有传送高速数据路径和传送低速数据路径的存储模块、 及具有该存储模块的存储系统 【技术领域】
本发明涉及计算机中使用的存储模块，并尤其涉及具有用于传送高速信号的路径和用于传送包括电源提供信号的低速信号的路径的存储模块、以及具有该存储模块的存储系统。
背景技术
图1为传统存储模块的视图。参照图1，存储模块10包括多个半导体存储器件11_i(i为从1到9)以及具有多个连接端子的第一连接器13。
图2为具有传统存储模块的存储系统的视图。参照图2，存储系统20包括主板21、安装在主板21的印刷电路板(PCB)上的芯片组(或控制器)23、以及两个存储模块10_1和10_2。存储模块10_1和10_2被分别插入到插槽25_1和25_2中。
将从芯片组23输出的数据和命令信号通过主板21地PCB上的总线、第一连接器13和PCB上的存储模块10_1和10_2的总线分别输入到多个半导体存储器件11_i(i为从1到9)。
将从PCB上的每个存储模块10_1和10_2中的多个半导体存储器件输出的数据分别通过PCB上的每个存储模块10_1和10_2中的总线、第一连接器13和主板21的PCB输出到芯片组23。
在通过PCB上的总线来传送命令信号、电源提供信号、和超高速数据的情况中，通过PCB上的总线传送的数据的衰减和总线之间的串扰随着存储系统20的操作速度的增加而增加。由此，减小了可在存储系统20中使用的存储模块的数目。
并且，芯片组23和插槽25_1之间的距离以及芯片组23和插槽25_2之间的距离二者的差异会引起芯片组23和存储模块10_1之间、以及芯片组23和存储模块10_2之间的输入/输出的信号的不对称(skew)。
【发明内容】
因此，本发明提供一种可以高速传送数据、并减小总线之间的串扰和信号不对称的存储模块，以及具有该存储模块的存储系统。
根据本发明的一个方面，提供了一种包括多个半导体存储器件、第一连接器、以及第二连接器的存储模块。多个半导体存储器件被安装在存储模块上。第一连接器被安装在存储模块上的预定位置，并接收低速数据。第二连接器被安装在与第一连接器的位置不同的位置，连接在传输线路和光纤之间，并传送高速数据。
低速数据包括电源电压和地电压。
根据本发明的另一个方面，还提供了包括多个半导体存储器件、第一连接器、以及第二连接器的存储模块。多个半导体存储器件被安装在存储模块上。第一连接器被安装在存储模块上的预定位置，并具有用于将预定的电源提供信号提供到多个半导体存储器件中的每个的多个连接端子。第二连接器被安装在与第一连接器的位置不同的位置，并输入和输出数据。
存储模块还包括转换器，转换器通过第二连接器接收数据输入，将该数据转换为并行数据，并将该并行数据输出到多个半导体存储器件，或接收从多个半导体存储器件输出的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到第二连接器。
通过连接到第二连接器的传输线路或光纤线缆来接收或传送数据。预定的电源提供信号包括电源电压、地电压、以及时钟信号。存储模块为单列直插式存储器模块或双列直插式存储器模块。第二连接器与第一连接器相对地安装，或位于多个半导体存储器件之间。
根据本发明的再一个方面，还提供了包括多个半导体存储器件、第一连接器、以及多个第二连接器的存储模块。多个半导体存储器件被安装在存储模块上。第一连接器被安装在存储模块上的预定位置，并具有用于将预定的电源提供信号提供到多个半导体存储器件中的每个的多个连接端子。多个第二连接器被安装在与第一连接器的位置不同的位置，并从对应的半导体存储器件输入数据、或将数据输出到对应的半导体存储器件。
存储模块还包括多个转换器，多个转换器中的每个通过对应的第二连接器接收数据输入，将该数据转换为并行数据，并将该并行数据输出到对应的半导体存储器件，或接收从对应的半导体存储器件输出的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到对应的第二连接器。
根据本发明的再一个方面，还提供了一种在具有多个半导体存储器件的存储模块中传送数据的方法。通过安装在存储模块上预定位置的多个第一连接端子接收电源提供信号。将通过安装在与多个第一连接器的位置不同的位置的多个第二连接器而从多个半导体存储器件输出的并行数据转换为串行数据，并将该串行数据通过第二连接器输出到存储模块的外面。
根据本发明的再一个方面，还提供了一种包括存储模块、插座、芯片组、以及传输线路的存储系统。存储模块包括多个半导体存储器件、第一连接器、以及位于与第一连接器的位置不同的位置的第二连接器。在插座中，要插入存储模块，并且将插座安装在主板的印刷电路板上。芯片组被安装在主板的印刷电路板上，并具有第三连接器。传输线路连接在第二连接器和第三连接器之间，并将从多个半导体存储器件输出的数据传送到芯片组，或将从芯片组输出的数据传送到多个半导体存储器件。将电源提供信号通过具有多个连接端子的第一连接器提供到通过插座而沿着存储模块的边缘排列的多个半导体存储器件。
传输线路为光纤线缆。
存储模块还包括转换器，转换器接收通过第二连接器输入的串行数据，将该串行数据转换为并行数据，并将该并行数据输出到多个半导体存储器件，或接收从多个半导体存储器件输出的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到第二连接器。
【附图说明】
图1为传统存储模块的视图；
图2为具有传统存储模块的存储系统的视图；
图3为具有根据本发明的存储模块的存储系统的视图；
图4为根据本发明的实施例的存储模块的视图；
图5为根据本发明的另一个实施例的存储模块的视图；
图6为根据本发明的再一个实施例的存储模块的视图；以及
图7为根据本发明的再一个实施例的存储模块的视图。
【具体实施方式】
为了获得对本发明的优点和其中的操作、以及通过本发明所达到目的的充分理解，必须参照用于说明本发明的优选实施例的附图、以及写入在其中的内容。
下面将通过参照附图说明本发明的优选实施例，来详细地描述本发明。图中相同的附图标记表示相同的部件。
图3为具有根据本发明的存储模块的存储系统的视图。参照图3，存储系统30包括主板31、芯片组40(或控制器)、插槽35_1和35_2、存储模块50和60、以及传输线路33和34。主板31的PCB上的总线37和39中的每个的末端是端子电阻器Rtm。
为了方便，在图3中，仅示出了插槽35_1和35_2、存储模块50和60、以及传输线路33和34。然而，根据本发明的存储系统不限于图3中示出的存储系统30。
芯片组40被安装在主板31的PCB上，并控制存储系统30的整个操作。芯片组40包括连接器40_1和40_2、以及转换器43_1和43_2。
转换器43_1接收芯片组40生成的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到连接器41_1。转换器43_1接收通过传输线路33和连接器41_1输入的串行数据，将该串行数据转换为并行数据，并将该并行数据输出到芯片组40。
转换器43_2接收芯片组40生成的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到连接器41_2。转换器43_2接收通过传输线路34和连接器41_2输入的串行数据，将该串行数据转换为并行数据，并将该并行数据输出到芯片组40。
存储模块50包括多个存储器件55_i(i为从1到n)、具有多个连接端子的第一连接器57、第二连接器51、以及转换器53。存储模块60包括多个存储器件65_i(i为从1到n)、具有多个连接端子的第一连接器57′、第二连接器51′、以及转换器53′。
第一连接器57包括多个安装在存储模块50上的预定位置的连接端子(也被称为模块分接引线(tap))。预定位置表示存储模块50以及存储模块50的边缘的所有位置。
根据本发明的实施例的第一连接器57将从芯片组40输出的包括供电电压、地电压、以及时钟信号的低速数据输出到多个半导体存储器件55_i(i为从1到n)。与用于传送高速数据的传输线路33相连接的第二连接器51被安装在与第一连接器57的位置不同(例如，紧挨着或相对地)的位置。这里，根据预定标准而划分低速数据和高速数据。
转换器53接收通过第二连接器51输入的串行数据，将该串行数据转换为并行数据，并将该并行数据输出到多个半导体存储器件55_i(i为从1到n)。可替换地，转换器53接收从多个半导体存储器件55_i(i为从1到n)输出的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到第二连接器51。
因此，转换器53包括接收器(未示出)和第一转换器(未示出)，其中该接收器接收通过第二连接器51输入的串行数据，该第一转换器被连接到该接收器，接收串行数据，将该串行数据转换为并行数据，并将该并行数据输出到多个半导体存储器件55_i(i为从1到n)。这里，第一转换器包括具有多路信号分离器的任意类型的数据选择器。
转换器53包括第二转换器(未示出)，其接收从多个半导体存储器件55_i(i为从1到n)输出的并行数据，将该并行数据转换为串行数据，并将该串行数据输出到传输线路33。第二转换器包括具有多路信号分离器的任意类型的数据选择器。
转换器53包括驱动器(未示出)，其被连接到第二转换器，并将串行数据传送到第二连接器51。转换器53可为调制解调器芯片。
将存储模块50和60分别插入到插槽35_1和35_2。传输线路33被连接在存储模块50的连接器51和芯片组40的连接器41_1之间。传输线路34被连接在存储模块60的连接器51′和芯片组40的连接器41_2之间。作为优选，传输线路33和34为光纤线缆。
将电源信号(例如，电源电压和地电压)和时钟信号通过主板31的PCB上的总线37、以及插槽35_1、存储模块50的PCB上的第一连接器57以及总线提供到多个半导体存储器件55_i(i为从1到9)。
将包括从芯片组40输出的芯片选择信号、读使能信号、以及写使能信号的低速数据(或信号)通过主板31的PCB上的总线37、以及插槽35_1、存储模块50的PCB上的第一连接器57以及总线输入到多个半导体存储器件55_i(i为从1到9)。
然而，将包括从芯片组40输出的高速数据(或信号)和数据选通信号的高速命令信号通过转换器43_1、连接器41_1、以及传输线路33输入到安装在存储模块50上的连接器51。
将包括从芯片组40输出的高速数据(或信号)和数据选通信号的高速命令信号通过转换器43_2、连接器41_2、以及传输线路34输入到安装在存储模块50上的连接器51′。
因此，根据本发明的实施例的存储系统30将高速数据通过传输线路33和34传送到存储模块50和60。改进了通过传输线路33和34的数据衰减，并减小了PCB上的总线37和39之间的串扰。
如果传输线路33和34的长度相等，则在存储模块50和芯片组40之间传送数据所需的时间可以等于在存储模块60和芯片组40之间传送数据所需的时间。因此，减小了存储模块50和60、以及芯片组40之间的数据不对称。
因此，在根据本发明的存储系统30中，不将传送高速数据的总线设置在PCB上。相反，将传输线路或光纤线缆用于传送高速数据。因此，可以高速处理数据。
可将图4到7中示出的存储模块50插入到插槽35_1或35_2中。并且，作为优选，存储模块50为单列直插式存储器模块(SIMM)或双列直插式存储器模块(DIMM)。
图4为根据本发明的实施例的存储模块的视图。参照图4，存储模块50包括第一连接器57、多个半导体存储器件55_i(i为从1到9)、多个转换器53_i(i为从1到9)、以及多个第二连接器51_i(i为从1到9)。
第一连接器57具有多个连接端子，其沿着存储模块50的边缘排列。如果将存储模块50插入到图3中示出的插槽35_1中，则将从芯片组40输出的电源电压、地电压、或时钟信号通过主板31的PCB上的总线37和39、以及PCB上存储模块50的第一连接器57、以及总线(未示出)输入到多个半导体存储器件55_i(i为从1到9)。
作为优选，与第一连接器57相对地放置第二连接器51_i(i为从1到9)。然而，可将第二连接器51_i(i为从1到9)放置在存储模块50上的任意位置。
转换器53_i(i为从1到9)被连接在第二连接器51_i(i为从1到9)和半导体存储器件55_i(i为从1到9)之间。转换器53_i(i为从1到9)中的每个接收通过第二连接器51_i(i为从1到9)中的每个输入的n(n为自然数)比特串行数据，将n比特串行数据转换为m比特并行数据，并将m比特并行数据输出到半导体存储器件55_i(i为从1到9)中的每个。
转换器53_i(i为从1到9)中的每个接收从半导体存储器件55_i(i为从1到9)中的每个输出的m比特并行数据，将m比特并行数据转换为n比特串行数据，并将n比特串行数据输出到第二连接器51_i(i为从1到9)中的每个。传输线路33将n比特串行数据传送到图3中示出的连接器41_1。传输线路33为一束多条光纤。图4中示出的存储模块50适合于并行总线配置。
图5为根据本发明的另一个实施例的存储模块的视图。图5中示出的存储模块50包括第一连接器57、多个半导体存储器件55_i(i为从1到9)、转换器53、以及第二连接器51。第二连接器51被安装在与第一连接器57的位置不同的位置，并用于输入和输出数据。
图5中示出的第一连接器57的结构和功能与图4中示出的第一连接器57的结构和功能相同。
转换器53接收通过第二连接器51输入的n(n为自然数)比特串行数据，将n比特串行数据转换为m比特并行数据，并将m比特并行数据输出到半导体存储器件55_i(i为从1到9)中的每个。
转换器53接收从半导体存储器件55_i(i为从1到9)中的每个输出的m比特并行数据，将m比特并行数据转换为n比特串行数据，并将n比特串行数据输出到第二连接器51。作为光纤的传输线路33将n比特串行数据输出到图3中示出的连接器41_1。图4中示出的存储模块50适合于串行总线配置。
图6为根据本发明的再一个实施例的存储模块的视图。图6中示出的存储模块50包括第一连接器57、多个半导体存储器件55_i(i为从1到8)、转换器53、以及第二连接器51。转换器53和第二连接器51被安装在半导体存储器件55_8之外。
图6中示出的第一连接器57的结构和功能与图4中示出的第一连接器57的结构和功能相同。半导体存储器件55_i(i为从1到8)中的每个可将高速数据通过转换器53和第二连接器51传送到传输线路33，并通过传输线路33接收数据。
图7为根据本发明的再一个实施例的存储模块的视图。图7中示出的存储模块50包括第一连接器57、多个半导体存储器件55_i(i为从1到9)、转换器53、以及第二连接器51。半导体存储器件55_i(i为从1到9)与转换器53和第二连接器51相对称地安装。图7中示出的存储模块50适合于串行总线配置。
尽管已通过参照本发明的示范实施例来具体示出并描述了本发明，但本领域的普通技术人员应当理解，其中可作出形式和细节上的各种改变，而不背离所附权利要求中定义的本发明的精髓和范围。
工业应用性
如上所述，在根据本发明的存储模块中，可减少连接到主板的引脚数目。因此，有关存储模块的尺寸的自由度增加了。从而，有可能设计各种类型的存储模块。
在根据本发明的具有用于传送高速数据的路径和用于传送包括电源提供信号的低速数据的路径的存储模块、以及具有该存储模块的存储系统中，可减少传输线路之间的干扰和串扰。并且，可减少传送中的数据的损失或衰减。因此，可以高速传送数据。
此外，在用于将芯片组连接到存储模块的传输线路或光纤的长度相等的情况中，可减少芯片组和存储模块之间的数据不对称。