记忆胞元 本发明系有关记忆胞元。
具记忆数组之计算机系被用于包含大型主机，个人计算机，洗衣机，厨房设备，机动车辆，电话，录音机或其它应用之广泛应用中。在此应被广义了解之计算机系为电子控制装置及/或计算装置。
计算机记忆排列系被用于永久或暂时储存资料，例如操作计算机之参数，或计算机操作时藉由该计算机产生之计算结果。
记忆排列系拥有一内存，其具有通常为复数个记忆胞元之至少一记忆胞元。各记忆胞元系具有一储存组件，其中电荷量可被储存其中以设定该记忆胞元之记忆内容。
有依电性及非依电性记忆胞元。依电性记忆胞元中，被储存于储存组件中之记忆内容通常仅可维持于该储存组件中约1秒钟。因此，记忆内容必须被定期更新。非依电性记忆胞元中，被储存于储存组件中之记忆内容可以年大小阶数之储存时间永久维持于该储存组件中。
非依电性金属氧化半导体晶体管(MOSFET)为基础之记忆胞元，系被建立于具有一源极区，一汲极区，伸展于该源极区及该汲极区间之一信道区，被安排来控制该信道区之一闸极(控制闸)，及被安排该闸极(控制闸)及该信道区间之一闸极氧化物层之金属氧化半导体晶体管基础上。
非依电性金属氧化半导体晶体管为基础之记忆胞元中，闸极系被当作控制闸。可储存记忆胞元之记忆内容之储存组件系被提供于控制闸及信道区上之闸极氧化物层。储存组件具有对信道区及对控制闸之电位屏障。结果，以绝对值表示之非常高适当电压系被施加至控制闸，电荷载子可从信道区被充电至储存组件或从储存组件被放电至信道区。结果，记忆胞元之记忆内容可被设计程序或被抹除。
非依电性内存一例系为电子可抹除可程序只读存储器(EEPROM)。电子可抹除可程序只读存储器中，被设计程序记忆内容可再次藉由施加电压来抹除。
按照设计，非依电性金属氧化半导体晶体管为基础之记忆胞元系为浮闸记忆胞元及金属绝缘体氧化半导体(MIOS)记忆胞元。
浮闸记忆胞元中，储存组件系藉由金属导电浮闸来形成。
金属绝缘体氧化半导体记忆胞元中，储存组件系被形成自(至少)一绝缘体物质所制成之绝缘体储存组件。储存组件之记忆内容系藉由被捕捉于绝缘体储存组件中之电荷载子之电荷量来形成。
为了设计金属氧化半导体晶体管为基础之记忆胞元程序，必须维持电流于金属氧化半导体晶体管之信道区中。
为了可有效使用及操作记忆胞元，系尝试降低记忆胞元被设计程序时所消耗之功率。
[1]揭示浮闸记忆胞元。来自[1]之记忆胞元系具有一源极区，一汲极区，一信道区，具有一浮闸及被安置其上之一控制闸之一储存组件数组，及被提供邻接该储存组件数组之源极端横向选择闸。为了从[1]设计记忆胞元程序，相当低电压系被施加至选择闸来产生小电流于信道区。电压被施加至控制闸，该电压充分高的足以将电荷载子充电至浮闸。来自[1]之记忆胞元中，被施加至选择闸之电压系明显低于必须充电浮闸之电压。结果，可以低于无选择闸之浮闸记忆胞元之电流来设计程序。另一方面，用于选择闸之电压系必须针对电荷载子被选择足以大到从源极区通过进入信道区，使连续导电信道得以被形成于源极区及汲极区之间。
另一方面，为了增加记忆胞元或记忆胞元数组之效率，系尝试达成最高可能集成密度，也就是每单位面积或每单位体积容纳同样多地个别记忆内容项目。
针对此，各记忆内容之结构大小大致被降低。
[2]揭示一种非依电性半导体内存，其中提供被安置于第一氧氮氧(ONO)储存层及源极区上之第一闸极区段，被安置于第二氧氮氧(ONO)储存层及汲极区上之第二闸极区段，及被安置于信道区与门极绝缘层上之第三闸极区段，该第一第二及第三闸极区段系彼此被电子连接。
此外，[3](申请日：2000年7月28日，早期公开：2002年2月14日)提出具有两氧氮氧储存层，其一邻接源极区而另一邻接汲极区之记忆胞元。信道区之导电率系藉由被安置其上之闸极区及经由连接线被连接至闸极区之两横向闸极组件来控制，闸极绝缘层系被安置于信道区与门极区之间。
本发明系被建立于提供节约电流之有效及可靠记忆胞元之问题基础上。
该问题系藉由具有依据独立权利要求之特征之记忆胞元来解决。
一种记忆胞元系被提供，其具有：
一基板；
被形成于该基板中之一源极区，
被形成于该基板中之一汲极区，
一信道区，伸展于该源极区及该汲极区之间且具有可变导电率，
一源极端控制闸，其至少部份延伸于邻接源极区之信道区之源极端边缘区段，且被设计来改变该源极端边缘区段之导电率，
一汲极端控制闸，其至少部份延伸于邻接汲极区之信道区之汲极端边缘区段，且被设计来改变该汲极端边缘区段之导电率，
一射出闸，其被安置于该源极端控制闸及该汲极端控制闸之间，延伸于该信道区中央区段且被设计来改变该中央区段之导电率，该中央区段延伸于该信道区之该源极端控制闸及该汲极端控制闸之间，
一源极端储存组件，其至少延伸于该源极端边缘区段及该源极端控制闸之间，及
一汲极端储存组件，其至少延伸于该汲极端边缘区段及该汲极端控制闸之间，
一闸极氧化物装置，其具有至少一闸极氧化物层，一端延伸于该基板及该源极端控制闸之间，另一端延伸于该汲极端控制闸及该射出闸之间。
可分别储存各记忆内容及一位资料于源极端储存组件及汲极端储存组件。以此法，记忆胞元中之储存容量为仅具一储存组件之记忆胞元两倍。
记忆胞元亦可以节省电流方式被可靠地设计程序。
记忆胞元系依据以下方法被设计程序。
具源极电压值之(电子)源极电压系被施加至源极区。具汲极电压值之(电子)汲极电压系被施加至汲极区。在此之源极电压值及汲极电压值系不同。源极区及汲极区之间者系为源极汲极电压，其值等于源极电压值及汲极电压值间之差。
具射出闸电压值之电子射出闸电压系被施加至射出闸。具源极控制闸电压值之电子源极控制闸电压系被施加至源极端控制闸。具汲极控制闸电压值之电子汲极控制闸电压系被施加至汲极端控制闸。在此，以绝对值表示之源极控制闸电压值及汲极控制闸电压值系各大于射出闸电压值。
在此，源极控制闸电压值及汲极控制闸电压值可能相同。
为了设计汲极端储存组件，适当电压系被施加于源极区及汲极区之间。藉由源极端控制闸，来自源极区之电荷载子系被充电入源极端控制闸下之信道区之源极端边缘区段。针对此，以绝对值表示之相当高电压系被施加至源极端控制闸，该例中电荷载子系被充电入源极端储存组件之穿隧处理尚未发生。以绝对值表示之相当低电压系被施加至射出闸。结果，仅有少数电荷载子被送入信道区中央区段，所以非常低电流流经此。电压系被施加至汲极端控制闸，该电压系充分高到足以将电荷载子充电入汲极端储存组件。因此，小功率系依据中央信道区中之低电流被消耗(功率＝电流*电压)。
记忆胞元中，由于源极端控制闸，中央信道区中之电流系被选择特别低，而源极区及汲极区之间信道区中之电流不致被岔断。因此，记忆胞元可以特别节省电流方式来设计程序。
为了设计源极端储存组件程序，适当源极汲极电压系被施加于源极区及汲极区之间，该源极汲极电压系具有与被用于设计该汲极端储存组件程序之源极汲极电压相较下之相反极性，而其绝对值大小相等。若源极汲极电压绝对值大小相等，则其它电压系可被选择等于这些设计汲极端储存组件程序者。
当源极端储存组件被设计程序时，射出闸消耗之功率系特别低。
储存组件可具有氮化硅。
可替代或此外，储存组件可具有二氧化硅或其它适当绝缘体物质。
储存组件可为被形成自第一二氧化硅层之氧氮氧层，被形成于该第一二氧化硅层之氮化硅层，及被形成于该氮化硅层上之第二二氧化硅层之集成部份。
闸极氧化物层及第一二氧化硅层可被形成为独立层。可替代是，闸极氧化物层可被形成为具该第一二氧化硅层之一片。
可分别与源极端控制闸及汲极端控制闸接触。若不同电压被施加至源极端控制闸及汲极端控制闸则特别具有优点。
源极端控制闸及汲极端控制闸系较佳彼此电连接。此例中，源极端控制闸及汲极端控制闸分别施加电压总共仅需一电压源。此外，此法中，可达成特别简单及有效设计记忆胞元程序。例如，如上述，汲极端储存组件可首先被设计程序，接着，源极汲极电压极性可被反向，然后源极端储存组件可被设计程序而无进一步改变。
可替代是，源极端储存组件可首先被设计程序，然后为汲极端储存组件。
信道区可具有n型信道。可替代是，信道区可具有p型信道。
依据本发明被具体化为电子可抹除可程序只读存储器之记忆数组系具有至少一如上述被建构之记忆胞元。
本发明实施例系被描绘于图标中且被详细解释如下；该图中：
第1图显示依据本发明第一实施例之记忆胞元，其中汲极端储存组件系被设计程序，
第2图显示第1图之该记忆胞元，其中该源极端储存组件及该汲极端储存组件之记亿内容系被抹除，
第3a图显示依据本发明第二实施例之记忆胞元制造期间之第一制造状态横断面图，
第3b图显示依据本发明第二实施例之记忆胞元制造期间之第二制造状态横断面图，
第3c图显示依据本发明第二实施例之记忆胞元制造期间之第三制造状态横断面图，
第3d图显示依据本发明第二实施例之记忆胞元制造期间之第四制造状态横断面图，
第3e图显示依据本发明第二实施例之记忆胞元制造期间之完成制造状态横断面图，
第3f图显示相同于第3e图所示之两记忆胞元。
第1图显示依据本发明第一实施例之记忆胞元，其中汲极端储存组件系被设计程序。
来自第1图之记忆胞元系具有一基板100，被形成于该基板100中之一n+型掺杂源极区101，被形成于该基板100中之一汲极端储存组件111及型掺杂汲极区102，及伸展于源极区101及汲极区102之间且具有可变导电率之一n型信道区103。
记忆胞元亦具有一源极端控制闸104，其至少部份延伸于源极端边缘区段105，邻接信道区103之源极区101，且被设计改变该源极端边缘区段105之导电率。
记忆胞元亦具有一汲极端控制闸106，其至少部份延伸于汲极端边缘区段107，邻接信道区103之汲极区102，且被设计改变该汲极端边缘区段107之导电率。
延伸于信道区103之中央区109且被设计来改变该中央区109导电率之射出闸108系被安置于源极端控制闸104及汲极端控制闸106之间。在此，中央区109延伸于信道区103之源极端边缘区段105及汲极端边缘区段107之间。
记忆胞元亦具有由氮化硅制成之源极端储存组件，其一端延伸于源极端控制闸104及射出闸108之间，另一端延伸于源极端边缘区段105及源极区101之间。
此外，记忆胞元具有由氮化硅制成之汲极端储存组件，其一端延伸于汲极端控制闸106及射出闸108之间，另一端延伸于汲极端边缘区段107及汲极区102之间。
记忆胞元亦具有由二氧化硅制成之氧化闸极装置112。该氧化闸极装置112具有一氧化闸极层113，其一端延伸于基板100及源极端控制闸104之间，另一端延伸于汲极端控制闸106及射出闸108之间。由二氧化硅制成之层系分别被提供于源极端控制闸104及源极端储存组件110之间，源极端储存组件110及射出闸108之间，射出闸108及汲极端储存组件111之间，及汲极端储存组件111及汲极端控制闸106之间，这些由二氧化硅制成之层可形成部份氧化闸极装置112且被形成具氧化闸极层113之一片。
汲极端控制闸106之设计程序处理系被说明如下。
0V电压系被施加至源极区101。5V电压系被施加至汲极区。10V电压系藉由共有电压源被施加至源极端控制闸104及源极端边缘区段105。1.5V电压系被施加至射出闸108。结果，电荷载子(电洞)系从源极区101被射出信道区103之源极端边缘区段105。由于射出闸108处具有相当低电压，所以仅低电流流经信道区103之中央区109。由于汲极端控制闸106处具有相当高电压，所以电荷载子(电洞)系被充电入汲极端储存组件111且被捕捉于此。
依据本发明替代实施例之记忆胞元系具有p+型掺杂源极区，p+型掺杂汲极区，及伸展于源极区及汲极区之间且具有可变导电率之一p型信道区。
第2图显示第1图之该记忆胞元，其中该源极端储存组件110及该汲极端储存组件111之记亿内容系被抹除。
相同5V正电压系被施加至源极区101及汲极区102。
相同-5V负电压系被施加至源极端控制闸104及汲极端控制闸106。0V电压系被施加至射出闸108。结果，电洞从信道区103被充电入源极端储存组件110。这些电洞重新结合被捕捉于源极端储存组件110中之负电荷载子。结果，被捕捉于源极端储存组件110中之负电荷载子之负电荷系被补偿，使源极端储存组件110中之记忆内容被抹除。类似方式中，来自信道区103之电洞系被充电入汲极端储存组件111。结果，被捕捉于汲极端储存组件111中之负电荷载子之负电荷系被补偿，使汲极端储存组件111中之记忆内容被抹除。为了促进储存组件110，111之放电，负电压可交替被施加至射出闸108。
为了读出被储存于源极端储存组件110中之记忆内容(位)，1.2V电压系被施加于源极区101(0V)及汲极区102(1.2V)之间。接着，约2V电压分别被施加至源极端控制闸104，汲极端控制闸106及射出闸108。为了读出被储存于汲极端储存组件111中之记忆内容(位)，-1.2V电压系被施加于源极区101(1.2V)及汲极区102(0V)之间。源极端控制闸104，汲极端控制闸106及射出闸108处之电压亦为2V，也就是仅源极汲极电压之极性被反向。
以下表1显示将被施加至记忆胞元不同组件且适用于设计程序，抹除或读出记忆内容之典型电压。
表1：设计汲极设计源极抹除读出源极读出汲极汲极102+5V0V+5V+1.2V0V控制闸104，106+10V+10V-5V+2V+2V射出闸108+1.5V+1.5V0V+2V+2V源极1010V+5V+5V0V1.2V
一种制造依据本发明记忆胞元之方法将参考第三a至f图来说明。
第3a图显示依据本发明第二实施例之记忆胞元制造期间之第一制造状态横断面图。
p型基板系被当作用于记忆胞元之起始物质。10奈米厚闸极氧化物层301系被形成于基板300上。具有依序为复晶硅302a，氮化钨302b，四乙氧基硅烷(TEOS)302c之射出闸层系被形成于闸极氧化物层301上。该射出闸层系被光蚀刻制图(光蚀刻及随后蚀刻该射出闸层)，光致抗蚀剂接着被剥除(移除)使射出闸302被形成，而第3a图所示结构因而被形成。
接着，如第3b图所示，氮化硅层系被沉积于第3a图所示之结构。
氮化硅层系被回蚀使氮化物隔衬303停留于射出闸302侧边，而第3b图所示结构系被形成。
如第3c图所示，源极区304及汲极区305被形成之砷植入步骤期间系被执行于第3b图之结构上。信道区延伸于源极区304及汲极区305之间。各例中，由厚氧化物306制成之层接着藉由氧化被形成于源极区304及汲极区305上来形成第3c图所示之结构。
氮化物隔衬303接着藉由湿蚀刻步骤来移除。湿蚀刻步骤中，二氧化硅层系当作蚀刻停止(Etch-Stop)层使闸极氧化物层301不被侵袭而形成第3d图所示之结构。
如第3e图所示，起始于第3d图结构之二氧化硅蚀刻步骤中，闸极氧化物层301被移除于邻接射出闸302之区域307中(且厚氧化物306被削薄)系首先被执行。接着，由二氧化硅制成之下氧化物层308系被形成于部份制成结构表面上。由氮化硅制成之储存组件层309系被形成于下氧化物层308上。由二氧化硅制成之上氧化物层310系被形成于储存组件层309上。下氧化物层308，储存组件层309及上氧化物层310系形成氮氧氮层于邻接射出闸302之各区域307中而形成源极端储存组件311及汲极端储存组件312。源极端储存组件311及汲极端储存组件312各被形成自氮化硅所制成之储存组件层309，且一侧被下氧化物层308包覆，另一侧被上氧化物层310包覆。
被原位掺杂之复晶硅层313系被形成于上氧化物层310上。硅化钨层314系被形成于复晶硅层313上。复晶硅层313及硅化钨层314系被光蚀刻制图(光蚀刻且随后蚀刻层313，314)而光致抗蚀剂接着被剥除(移除)。此方式中，源极端控制闸315及汲极端控制闸316系被形成自复晶硅层313及硅化钨层314。源极端控制闸315及汲极端控制闸316彼此系被电连接。
第3e图显示记忆胞元完成后之横断面。
为了进一步简化起见，第3f图显示依据本发明被一个接一个安置且相同于上述第3e图所示之两记忆胞元。
依据本发明之记忆胞元替代实施例中，基板100，300系为n型基板。此例中，信道区系具有p型信道。此文献中，以下刊物系被引用：
[1]K.Naruke，S.Yamada，E.Obi，S.Taguchi及M.Wada之”具有其源极侧上之侧壁选择闸之新快闪抹除电子可抹除可程序只读存储器胞元”，Tech.Digest，1989，IEDM，第25.7.1-25.7.4页。
[2]US 6,335,554 B1
[3]DE 10036911 A1
参考符号表
第1图
100 基板
101 源极区
102 汲极区
103 信道区
104 源极端控制闸
105 信道区103之源极端边缘区段
106 汲极端控制闸
107 信道区103之汲极端边缘区段
108 射出闸
109 信道区103之中央区段
110 源极端储存组件
111 汲极端储存组件
112 闸极氧化物装置
113 闸极氧化物层
第3图
300 基板
301 闸极氧化物层
302 射出闸：
302a 复晶硅
302b 钨
302c 四乙氧基硅烷
303 氮化物隔衬
304 源极区
305 汲极区
306 厚氧化物
307 邻接射出闸之区域
308 下氧化物层
309 储存组件层
310 上氧化物层
311 源极端储存组件
312 源极端储存组件
313 复晶硅层
314 钨层
315 源极端控制闸
316 汲极端控制闸