一种数据包复用接收受控器及数据接收方法 【技术领域】
本发明涉及数据通信领域，具体地说，涉及一个链路层(Link Layer)器件到多个物理层(PHY Layer)器件的数据包上行方向复用接收受控器电路装置，特别涉及一种数据包复用接收受控器及数据接收的方法。
背景技术
近年来，Internet的迅猛发展，促使IP技术无论从网络结构、传输能力还是业务开拓上都取得了巨大的进展。IP是网络层协议，SDH与WDM是物理层传送技术，在两层之间需要一个数据链路层，数据链路层负责把物理层提供的信号转换成网络层所需要的信号。目前，最流行的IP传送技术有三种，即IP overATM，IP over SDH/SONET和IP over WDM。
其中，IP over SDH/SONET是以SDH网络作为IP数据包的物理传输网络，它使用链路及PPP(Point-to-Point Protocol，点到点协议)协议对IP数据包进行封装。IP分组根据RFC1662规范简单地插入到PPP帧中的信息段，然后再由SDH通道层的业务适配器把封装后的IP数据包映射到SDH同步净荷中。然后向下，经过SDH传输层和段层，加上相应的开销，把净荷装入一个SDH帧中，最后到达光层，在光纤中传输。
IP over SDH，也称Packet over SDH(POS)，它保留了IP面向无连接的特性。在国外，通常将IP over SDH称为IP over SONET/SDH。SONET是指同步光网络(Synchronous Optical Network)，它首先在美国发展起来，由一整套分等级的标准数字传送结构组成，适合于各种经适配处理的净负荷(Payload，指网络比特流中可用于电信业务的部分)在物理媒质上进行传送。1998年，CCITT(现在的ITU-T)接受了SONET的概念，并重新命名为SDH(SynchronousDigital Hierarchy)，使之成为不仅适用于光纤传输同时也适用于微波和卫星传输的通用技术，并推动其成为数字传输体制上的世界性标准。SONET和SDH规范略有差异，但两者的基本原理完全相同，标准也相互兼容。
SDH是基于时分复用的在网管的配置下完成半永久性连接的网。在IP overSDH中，SDH只可能有一种工作方式，即SDH只可能以链路方式来支持IP网。SDH作为链路来支持IP网，由于它不能参与IP网寻址，它的作用只是将路由器以点到点的方式连接起来，提高点到点之间地传送速率，它不可能从总体上提高IP网的性能，这种IP网其本质上仍是一个路由器网。IP网整体性能的提高将取决于路由器技术是否有突破性进展。千兆路由器在技术上是有突破的，但是技术的突破导致了设备复杂度的提高。由于这种突破性技术目前并不能广泛用于普通路由器中，除非全网全部路由器都采用千兆路由器(IP over SDH)，否则就不可能从整体上提高IP网的水平。另外，SDH是依靠网管来完成端到端的半永久性连接的配置，一个大网完全依靠网管来完成配置是不可想象的。所以千兆比路由器(IP over SDH)只可能在干线上用，用以疏导高速率数据流。
Packet Over Sonet(POS)Level 2协议是关于数据包传输系统中数据包(HDLC，PPP，Frame Relay)复用的协议，它规定了1个链路层(Link Layer)器件和多个物理层(PHY Layer)器件之间的接口关系。
图1是物理层器件和链路层器件之间基本关系的结构图，该传输系统包含1个链路层器件和1个有4通道的物理层器件，物理层器件和链路层器件之间的主要接口信号有RFCLK、PRPA、RVAL、DRPA、RADR、RENB、RERR、REOP、RSOP、RMOD、RPRTY和RDAT共12种，数据包在这些信号的控制下从物理层器件传输到链路层器件。
为方便理解，下面介绍上述12种接口信号的含义。
RFCLK信号是链路层器件和物理层器件接口的时钟信号，在RFCLK信号的上升沿链路层器件将来自的物理层器件数据包存放在链路层器件的存储单元中。
PRPA查询通道数据包存在信号，当物理层器件收到来自链路层器件的查询地址后，相关物理层器件在下一个时钟向链路层器件发出该信号，用以告诉链路层器件物理层存储单元是否有数据包。PRPA信号包含三种情况，当存在数据包时，该信号为高电平；当接收到无效的查询地址时，该信号为高阻；当没有数据包时，保持低电平。
RVAL传送通道数据包有效信号，在数据包进行传送时，该信号指示当前物理层通道传送到接口总线上的数据，如RERR、REOP、RSOP、RMOD、RPRTY和RDAT，是否有效。RVAL信号包含三种情况，当前物理层通道传送的数据包有效时，该信号为高电平；当REND信号为高或物理层接收到无效的查询地址时，该信号为高阻；当前物理层通道传送的数据包无效时，即物理层FIFO已经为空，该信号保持低电平。
DRPA通道数据包存在直接指示信号，物理层的每个通道都可以有一根DRPA[x]信号线(x代表通道号)与链路层器件相连，DRPA信号为高电平，表示该通道存储单元有数据包，DRPA信号为低电平，表示该通道存储单元没有数据包。
RADR信号是链路层器件和物理层器件之间的5位地址总线，是用于链路层器件对物理层器件进行查询，当物理层器件得到相匹配的地址时，就将PRPA信号反馈给链路层器件。RADR信号包含两种输出，一种是所查询的物理层器件的地址，另一种是间插在物理层器件的地址之间的1F信号。
RENB信号是数据传输使能信号，在低电平时有效；该信号有效时表示链路层器件正在与物理层进行数据传输，反之则表示数据总线处于空闲状态，可以随时处理待发的数据包。
RERR信号是错误数据包指示信号，当它为高电平时表示当前传送的是错误的数据包，必须被丢弃；当它为低电平时表示当前传送的数据包没有错误。只有在传送数据包的最后一个字时它才有效。
REOP信号是传送数据包结束信号，当它为高电平时表示当前传送的是数据包的最后一个字或字节。
RSOP信号是传送数据包开始信号，当它为高电平时表示当前传送的是数据包的第一个字。
RMOD信号是传送数据包字节指示信号，当它为高电平时表示16位数据线的高8位有效；当它为低电平时表示16位数据线全部有效。只有在传送数据包的最后一个字时它才有效。
RPRTY信号是数据总线奇偶校验指示信号，它是对数据总线上的数据包做奇偶校验，可以配置成奇校验或偶校验，只有RENB为低时，RPRTY的数据才有效。
RDAT信号是用来传输来自物理层器件的数据包的数据总线，物理层器件通过该数据总线将相应的数据发送到链路层器件的存储单元中。
POS Level 2协议规定了2种传输方式，分别是字节级传输方式和数据包级传输方式。字节级传输方式就是物理层器件以DRPA[x]信号直接向链路层器件回应其存储单元里数据包是否存在的情况，链路层器件以RADR信号选择传送数据包通道，并且用RENB信号使能数据传输来完成协议。数据包级传输方式就是链路层器件轮询物理层器件，物理层器件以PRPA信号向链路层器件回应其存储单元里数据包是否存在的情况，链路层器件使RENB信号为低的前一个时钟周期将要选择的物理层器件地址送到RADR，物理层响应来完成协议。
图2给出了链路层器件和物理层器件在字节级传输方式下接口信号间的时序关系。在时钟1之前，物理层器件的DRPA[0]信号为高，告诉链路层器件它的存储单元有一个数据包或它存储的数据已经超过了预定的阈值。链路层器件在时钟2将RENB信号置低要进行数据传送，物理层器件在时钟3检测到RENB信号为低时，将RVAL信号置高表明以后在数据总线的数据都是有效的，同时物理层器件将RSOP信号置高，表示这一拍传送的是数据包的第一个字。在时钟13物理层器件将REOP信号置高，表示这一拍传送的是数据包的最后一个字或字节。时钟14物理层器件将RVAL信号置低，表示以后在数据总线上的数据都是无效的。由于数据包的长短不一，链路层器件要在时钟15检测到RVAL为低才知道此次传送结束，时钟14称为固定周期(Dead Cycle)，POS Level 2协议规定链路层器件可以再检测RVAL一个周期，既在时钟16将RENB置高来完成此次数据传送。
以上是POS Level 2协议中对链路层器件和物理层器件输入输出接口的基本描述，该协议只规定了物理层器件和链路层器件之间的接口方式，时序特点等，并没有给出其内部的具体结构，并且通道与通道之间的转换，协议也没有规定是否要有固定周期(Dead Cycle)，另外，申请人通过检索也没有发现有关POS接口标准的具体实现方法的文献。
【发明内容】
本发明所要解决的技术问题在于提供一种数据包复用接收受控器及数据接收方法，可以实现从物理层到链路层的上行方向数据包复用，完成用户和宽带数据之间的数据交换。
本发明公开了一种数据包复用接收受控器，包括PHY处理器模块、接收控制模块、地址译码及锁存模块、PRPA响应模块、CPU配置模块和上行缓冲器模块；
所述PHY处理器模块，辨认数据包包头，数据包包尾以及数据包字节数是否超过预定的阈值等控制信息，然后将数据包和相关的信息，存入上行缓冲器模块对应地址中；
所述接收控制模块，接收地址译码及锁存模块送来的通道选择信号，检测主控器的控制信号，将存储在上行缓冲器模块中相关通道的数据包以及相关的信息放到POS-PHY总线上；
所述地址译码及锁存模块，将地址总线上的信号译码，作为选择上行缓冲器存储单元的依据，在传输数据前将传输通道地址锁存住；
所述PRPA响应模块，接收地址译码及锁存模块送来的通道选择信号以及上行缓冲器模块各存储单元数据包存储状态信号，产生PRPA信号向主控器返回，响应主控器的有效地址查询；
所述CPU配置模块，CPU接口可以访问并配制此模块，可以设置数据包的最长字节数和最短字节数，可以设置通道和外部地址的对应关系；
所述上行缓冲器模块，按通道地址将数据包和数据包包头、数据包包尾等相关信息存入存储单元中，接收地址译码及锁存模块送来的通道选择信号，由接收控制模块读取相应存储单元地址中的数据。
所述上行缓冲器模块可以进一步分为通道写控制逻辑子模块，存储单元子模块，同步逻辑子模块和通道读控制逻辑子模块；
所述通道写控制逻辑子模块，按存储单元地址将数据包和相关信息写入存储单元子模块；
所述存储单元子模块，包括与物理层器件通道个数相同的缓存器，用于存储对应的物理层器件的数据包和相关信息；所述缓存器可以采用RAM构成；
所述同步逻辑子模块，在跨时钟域里将写逻辑指针和读逻辑指针做同步转换，以产生存储状态信号；
所述通道读控制逻辑子模块，按存储单元地址将数据包和相关信息从存储单元子模块中读出，并将经同步后的存储状态信号输出。
本发明还公开了一种数据包解复用接收受控器进行数据接收的方法，至少包括以下步骤：
(1)将数据长度记数器设计在PHY处理器模块中，PHY处理器模块辨认数据包包头、数据包包尾，并在数据包包尾辩识是否有Abort Sequence编码，以决定是否将丢弃信息存入上行缓冲器模块相应地址中；
(2)各个通道数据包数据和相应的信息存入上行缓冲器模块；
(3)上行缓冲器模块将数据存储的状态信息送给PRPA响应模块，经过阈值处理，或者直接指示或者经过地址查询，向主控器汇报状态。
所述的数据包解复用接收方法，其特征在于，步骤(3)还包括如下步骤：
(a)PRPA响应模块判断存储单元是否有空间存储一完整数据包或者存储空间所能存储的数据包的字节数是否已经超过了CPU配置模块预定的阈值，然后产生PRPA和DRPA[x]信号；
(b)地址译码及锁存模块对地址线TADR上的地址译码成相应的通道地址，送给PRPA响应模块作为输出PRPA信号多选一的判据；同时在数据包传输前的一个时钟节拍将地址线TADR上的地址锁住，经通道译码后送给接收控制模块，作为写入通道数据的依据；
(c)当主控器与受控器达成接收协议后，受控器的接收控制模块检测主控器发过来的TENB信号，然后由相应的通道地址读取上行缓冲器模块里的数据包数据和相关信息。
所述的数据包解复用接收方法，步骤(a)所述预定的阈值包括设定数据包最短阈值和最长阈值。
所述的数据接收方法，当PHY处理器模块检测到当前数据包小于最短阈值，就将丢弃信息存入上行缓冲器模块；当PHY处理器模块检测到当前数据包大于阈值，也将丢弃信息存入上行缓冲器模块10，之后将大于阈值的数据包字节丢弃。
所述的数据接收方法，步骤(2)中还包括上行缓冲器模块要进行异步读写指针的调整。
所述的数据接收方法，步骤(3)后还包括以下步骤：由接收控制模块输入读使能和通道地址、每个时钟节拍，上行缓冲器模块从存储单元读取数据包数据和相关信息，送给接收控制模块。
所述的数据接收方法，传输方式分为两种：字节级传送方式和数据包级传送方式。
所述的数据接收方法，在字节级传送方式，由DRPA[x]信号直接向主控器指示受控器各通道数据存储的状态；在数据包级传送方式，由地址译码及锁存模块输入通道地址译码，PRPA响应模块经过多选一，由PRPA信号向主控器回应受控器各通道数据存储的状态。
所述的数据接收方法，步骤(c)进行的同时给数据包数据做奇偶校验，如果所得奇偶校验结果与TPRTY信号线上的结果不一致，就产生告警信息汇报给CPU配置模块。
所述的数据接收方法，主控器和受控器增加一个接口信号，使外接物理层器件增加到32个。
本发明提供数据包复用接收受控器，满足POS level 2接口标准，支持HDLC，PPP，Frame Relay等多种数据包的复用协议。此外本发明采用片内通道转换背靠背传输，消除固定周期(Dead Cycle)占用的带宽。另外，POS level2接口标准支持1个链路层器件对接31个物理层器件，本发明增加一个接口信号，使得本接口可以作为32个物理层器件被选中。本发明可以采用FPGA或专用集成电路实现。
【附图说明】
图1 POS level 2接口协议物理层器件和链路层器件基本关系的结构图；
图2物理层器件和链路层器件在字节级传输方式接口信号的时序关系图；
图3本发明数据包复用接收受控器电路结构图；
图4本发明上行缓冲器模块电路结构图；
图5本发明字节级传输方式片内背靠背传输时序图；
图6本发明数据包级传输方式时序图；
图7本发明作为第32个PHY器件时序图。
【具体实施方式】
下面结合附图，对本发明做进一步的详细描述。
图1为POS level 2接口协议物理层器件和链路层器件之间基本关系的结构图。链路层器件为主控器，物理层器件为受控器。图中物理层器件有4个通道，也就是片内集成了4个PHY器件。如果进行字节级传输，DRPA[4:1]信号分别指示这4个通道数据包的存储状态。如果进行数据包级传输，主控器由RADR[4:0]查询地址，受控器PRPA信号在下1个时钟节拍回应通道数据包的存储状态。接口所有信号都在时钟RFCLK的上升沿采样，因而对于物理层器件和链路层器件时钟必须同源，它可以由主控器发出，也可以由系统引入。接口的数据总线宽度为16位，因而在数据包尾传送时需要RMOD信号指示数据总线整个字还是高8位有效。
图2为物理层器件和链路层器件在字节级传输方式下接口信号间的时序关系。因为是进行单对单的数据传送，RADR[4:0]地址总线可以定在固定电平上。DRPA[0]信号指示受控器存储单元内数据包的存储状况，而RVAL信号指示当前数据传送中数据总线上的数据是否有效。在时钟13，受控器向主控器发REOP为高信号，表示数据总线上的是数据包最后一个字或字节。此时，RMOD和RERR信号才有效。RMOD信号为高表示数据总线上高8位数据有效，RMOD信号为低表示数据总线上16位均有效；RERR信号为高表示这次传送的数据包应该被丢弃，RERR信号为低表示这次传送的数据包应该被保留。
图3本发明数据包复用接收受控器电路结构图。数据包复用接收受控器电路包括PHY处理器模块1、2、3、4、接收控制模块14、地址译码及锁存模块11、PRPA响应模块12、CPU配置模块13和上行缓冲器模块10。
由于数据包的长度不能预先估计，所以不能在与主控器对应的接口上设计记数模块来给数据包计算长度。本发明将数据包长度计数器设计在PHY处理器模块1、2、3、4中，同时PHY处理器模块1、2、3、4负责辨认数据包包头字节，数据包包尾字节，并在数据包包尾辨识是否有7D-7E数据编码，来确定是否将丢弃信息存入上行缓冲器模块10相应的地址中。可以通过CPU接口访问CPU配置模块13，设定数据包最短、最长阈值。当PHY处理器模块1、2、3、4检测到当前数据包小于阈值，就将丢弃信息存入上行缓冲器模块10；当PHY处理器模块1、2、3、4检测到当前数据包大于阈值，也将丢弃信息存入上行缓冲器模块10，之后将大于阈值的数据包字节丢弃。
对于上行缓冲器模块10，各个通道存入数据包数据和相应的信息。由于是跨时钟域工作，上行缓冲器模块10要进行异步读写指针的调整，具体我们结合图4详细介绍。上行缓冲器模块10里的存储单元会将数据存储的状态信息送给PRPA响应模块12，由PRPA响应模块12经阈值处理，或是直接指不或是经过地址查询，向主控器汇报状态。由接收控制模块14输入读使能和通道地址，每个时钟节拍，上行缓冲器模块10会从存储单元读取数据包数据和相关信息，送给接收控制模块14。
PRPA响应模块12从上行缓冲器模块10输入数据存储的状态信息，然后判断存储单元是否有一完整数据包或数据包的字节数是否已经超过了CPU配置模块13所预定的阈值，然后产生PRPA和DRPA[x](x表示通道号)信号。在字节级传送方式，由DRPA[x]信号直接向主控器指示受控器各通道数据存储的状态；在数据包级传送方式，由地址译码及锁存模块11输入通道地址译码，PRPA响应模块12经过多选一，由PRPA信号向主控器回应受控器各通道数据存储的状态。
地址译码及锁存模块11对地址线RADR上的地址译码成相应的通道地址，送给PRPA响应模块12作为输出PRPA信号多选一的判据。同时在数据包传输前的一个时钟节拍(既RENB由高变低前的一个时钟节拍)将地址线RADR上的地址锁住，经通道译码后送给接收控制模块14，作为读取通道数据的依据。
当主控器与受控器达成输送协议后，受控器的接收控制模块14检测主控器发过来的RENB信号，然后由相应的通道地址读取上行缓冲器模块10里的数据包数据和相关信息；接着将数据包包头、数据包包尾以及是否丢弃信息与相应的数据包字节对应起来；同时给16位数据包数据做奇偶校验；最后由RSOP、REOP、RERR、RMOD、RPRTY和RDAT信号将数据包相关信息和数据传送给主控器。
图4为本发明上行缓冲器模块电路结构图。它分为通道写控制逻辑子模块203，存储单元子模块201，同步逻辑子模块202和通道读控制逻辑子模块204。
存储单元子模块201包含与受控器通道数相同的缓存器，它按通道地址存储相应通道数据包数据以及相关信息，可以采用RAM来实现。
通道写控制逻辑子模块203控制存储单元写逻辑指针，由PHY处理器控制，将数据包数据和相关信息写入相应通道的相应地址中；同时通道写控制逻辑子模块203输入由同步逻辑子模块202送来的经时钟同步过后读指针，判断上行缓冲器是否产生数据上溢出，然后向CPU配置模块13报告。
通道读控制逻辑子模块204控制存储单元读逻辑指针，由接收控制模块14控制，将数据包数据和相关信息从相应通道的相应地址中读出；同时通道读控制逻辑子模块204输入由同步逻辑子模块202送来的经时钟同步过后写指针，产生各通道存储单元数据包存储的情况，将这些信号送给PRPA响应模块12作为产生回应主控器查询PRPA信号的依据；比较读写指针，判断上行缓冲器是否产生数据下溢出，然后向CPU配置模块13报告。
由于上行缓冲器模块10工作在跨时钟域里，为了消除异步时钟域产生的逻辑不定态，本发明设立同步逻辑子模块202做时钟同步逻辑。具体为用写时钟控制的寄存器二级采样读时钟产生的读指针，将同步过后的读指针送给通道写控制逻辑子模块203；同样用读时钟控制的寄存器二级采样写时钟产生的写指针，将同步过后的写指针送给通道读控制逻辑子模块204。
图5为本发明字节级传输方式片内背靠背传输时序图。由于数据包的长度不确定，所以在数据传输时，主控器要检测受控器的RVAL信号来确定本次数据传输是否结束。如主控器检测到受控器的RVAL信号由高变低，然后可以将RENB信号由低拉高，如图2的时钟14，或由于数据通道切换，需要插入一个空物理层地址周期，这个时钟周期称为固定周期(Dead Cycle)。但如果受控器几个通道集成在同一IC里，受控器与主控器数据传输在这几个通道切换时，是否需要固定周期(Dead Cycle)，POS-PHY接口协议没有做规定。为了提高带宽，本发明支持片内通道转换背靠背传输。如图5，通道1和通道2在一个IC内，通道3和通道4在另一个IC内。时钟1之前主控器与受控器通道1进行数据传输，在时钟4主控器想切换数据通道，因而在地址线RADR上给出通道2的地址，受控器在时钟5检测到通道地址的变化，不需要固定周期(Dead Cycle)的等待，立即将通道切换到通道2，完成片内通道转换背靠背传输。在时钟7通道3的存储单元已经存储到足够的数据包，因此将DRPA[3]信号置高。主控器在时钟9想将数据传输通道切换到通道3，将RENB信号由底拉高，同时在地址线上给出空物理层地址IF；通道2所在的IC在时钟10检测到后将所有的输出信号RDAT、RVAL、RSOP、REOP、RMOD、RERR和RPRTY等驱动到高阻态；时钟11，通道3所在的IC检测到通道选择地址，将所有的输出信号驱动到固定电平。为了避免一个IC将片外数据总线驱动到高阻态而另一个IC同时将片外数据总线驱动到固定电平造成的逻辑冲突，所以本发明在片外通道切换需要一个固定周期(DeadCycle)。
图6为本发明数据包级传输方式时序图。在时钟1之前，主控器与本发明复用接收受控器通道A进行数据传输。在时钟1、时钟3和时钟5，复用接收受控器通道A、B和C回应主控器的查询，分别驱动PRPA信号。在时钟7，复用受控器将REOP信号由低拉高，表示此时在数据总线RDAT上对应的是数据包最后一个数据。在时钟8，复用接收受控器将RVAL信号由高置低，向主控器表示要结束此次数据传输。主控器在时钟9检测到RVAL为高后，将RENB信号由低拉高结束此次数据传输，所以时钟8是一个固定周期(Dead Cycle)。在时钟3通道B已经给主控器回应高电平PRPA信号，表示此通道可以进行数据传输。在时钟10，通道B锁存地址，时钟11检测到RENB信号为低后，将数据打出。
图7为本发明作为第32个PHY器件时序图。由于POS level 2接口协议中查询地址的宽度为5，而地址总线1F为空物理层地址，所有受控器都不应该响应。因此1个链路层器件理论上可以外接31个物理层器件。而在本发明中，借鉴SCI-PHY接口协议思路，由于引入了RVALID信号用于区分1F信号是否为空物理层地址，因此可以将物理层器件的查询范围增加到32个。如果主控器支持外接32个PHY器件，可以与受控器对应RVALID信号连接起来。可以设置CPU配置模块13，配置本发明是否可做第32个PHY器件。图7中，时钟5 RVALID为高，1F通道作为第32个PHY期间被选中，因此回应高电平PRPA信号表示它可以做数据传送。在时钟11，复用受控器锁住地址。时钟12检测到RENB为低后，将数据送到数据总线上。