可减少角落凹陷的沟道式隔离组件的形成方法 【技术领域】
本发明系关于一种形成浅沟道式隔离组件(shallow trench isolation，STI)的方法，特别是关于一种可减少角落凹陷的沟道式隔离组件的形成方法。
背景技术
通常，当组件尺寸愈作愈小，积集度愈来愈高的情况下，传统使用局部硅氧化(local oxidation of silicon，LOCOS)的隔离结构易造成鸟嘴效应(bird’s beak effect)，因此现今的半导体组件的隔离结构普遍已采取浅沟道隔离结构作为组件间的隔离区。
由于沟道组件在半导体组件中扮演很重要的角色，以浅沟道隔离组件为例，其角落结构的凹陷(recess)现象，会造成半导体组件品质降低，例如出现扭曲效应(kick effect)。浅沟道隔离组件的角落结构产生凹现的原因，是由于角落氧化层在制程过程中大量流失所造成的，如图1所示，在一半导体基底10中形成有一沟道12，再在沟道12表面形成一衬氧化层14及填充一氧化物16，以形成浅沟道隔离组件。在制程的进行中，习知沟道组件形成后，由于衬氧化层14与氧化物16的凹缩，常会造成其角落结构18产生凹陷的现象，进而造成组件电性品质降低，并在组件中产生扭曲效应。
【发明内容】
本发明的主要目的是提供一种可减少角落凹陷的沟道式隔离组件的形成方法，其系将衬氧化层与填充的氧化物延伸覆盖住整个沟道及其角落部分，使沟道角落受到较佳的覆盖，以减少凹陷现象产生。
本发明的另一目地是提供一种可减少角落凹陷的沟道式隔离组件的形成方法，其系可有效减少扭曲效应的产生，以藉此增进组件特性(devicecharacteristics)及电性品质。
为达到上述的目的，本发明的技术方案是：一半导体结构，其上形成一氮化硅掩膜层；再在该半导体结构表面形成一图案化掩膜层，以该图案化掩膜层为掩蔽，蚀刻该氮化硅掩膜层与部分该半导体结构，以形成沟道，而后去除该图案化掩膜层；接着，在基底与浅沟道表面形成一衬氧化层，再蚀刻氮化硅掩膜层，使其后推露出角落结构，亦可先蚀刻氮化硅掩膜层，使其后推露出角落结构后，再沉积形成一衬氧化层；形成一层氧化物于该半导体结构上，使其填满该沟道并覆盖该角落结构，而后去除该半导体结构表面多余的该氧化物与该氮化硅掩膜层，以形成沟道式隔离组件。
更优选的是，本发明所述的半导体结构是由一半导体基底及其表面的垫氧化层所组成，使该沟道形成于该半导体基底中。进一步的，该垫氧化层由氧化硅组成
优选的是，本发明所述的半导体结构为一绝缘层上有硅(SOI)的结构，使该沟道形成于该绝缘层上有硅(SOI)的结构中。
优选的是，本发明所述的半导体结构是一内层介电材料(ILD)结构，使该沟道形成于该内层介电材料结构中。
优选的是，本发明所述的掩膜层为一图案化光阻层。
优选的是，本发明所述的衬氧化层是利用高温热氧化法而形成。
优选的是，本发明中形成该氧化物的方式是利用高密度电浆沉积法(HDP)形成。
优选的是，本发明所述的氧化物亦可为一未掺杂的硅玻璃。
优选的是，本发明中，在蚀刻该氮化硅掩膜层的步骤中，利用等向性蚀刻技术对该氮化硅掩膜层进行后推蚀刻。
优选的是，本发明中，在形成该沟道式隔离组件之后，更可在该半导体结构上继续制作后续的半导体组件。
当本发明采用的形成方法是先蚀刻氮化硅掩膜层，使其后推露出角落结构后，再沉积形成一衬氧化层时，该衬氧化层可覆盖住该角落结构。
本发明的优点是利用衬氧化层与填充的氧化物延伸覆盖住整个沟道及其角落部份，使沟道角落受到较佳的覆盖，减少了凹陷现象产生，并藉此有效减少了扭曲效应的产生，增进了组件特性(device characteristics)及电性品质。
【附图说明】
图1为习知的沟道式隔离组件的结构剖视图。
图2(a)至图2(f)为本发明在制作沟道式隔离组件的各步骤构造剖视图。
图3(a)至图3(f)为本发明在制作沟道式隔离组件的另一较佳实施例的各步骤构造剖视图。
【具体实施方式】
为了使本发明的上述和发明目的、技术内容、和特点能更明显易懂，下文特举两个较佳实施例，并配合附图，作详细说明。
习知因浅沟道隔离组件内的凹陷现象，导致扭曲效应的产生，进而使组件特性，影响组件的良率及电性品质。而本发明系利用氮化硅掩膜层的后推(pull back)作用来改善习知技术的缺点，以避免产生凹陷(recess)及扭曲效应(kick effect)，并同时达到保持组件特性的目的。
请参照图2(a)至图2(f)所示，图2(a)至图2(f)为本发明的一较佳实施例在制作沟道式隔离组件的各步骤构造剖视图。本发明所揭示的方法系包括有下列步骤：如图2(a)所示，先提供一半导体基底20，并利用化学气相沉积技术在该半导体基底20表面形成一垫氧化层(pad oxide)22，其系通常由二氧化硅所组成，再在垫氧化层22表面再形成一氮化硅掩膜层24。其中，在此较佳实施例中，系以具有垫氧化层22的半导体基底20来作为半导体结构，除此之外，半导体结构亦可为绝缘层上有硅(Silicon OnInsulator，SOI)的结构，或是内层介电材料(inter-layer dielectric，ILD)结构。
接着，在半导体基底20上的氮化硅掩膜层24表面形成一图案化光阻层26，并以此图案化光阻层26为掩蔽(Mask)，利用一般蚀刻技术，蚀刻去除未覆盖图案化光阻层26的氮化硅掩膜层24、垫氧化层22与半导体基底20，如图2(b)图所示，将露出的氮化硅掩膜层24、垫氧化层22与半导体基底20移除后，即可在半导体基底20中形成一沟道28；在蚀刻形成沟道28之后，即可移除该图案化光阻层26。
接着，进行高温热氧化步骤，请参阅图2(c)所示，在半导体基底20上与沟道28表面沉积形成一衬氧化层(liner oxide)30，以作为绝缘保护之用。然后，利用等向性蚀刻技术对该氮化硅掩膜层24进行蚀刻，使氮化硅掩膜层24被蚀刻后推500埃()，如图2(d)图所示，以露出角落结构32。
然后，如图2(e)所示，利用高密度电浆沉积(High Density Plasma，HDP)方式，在半导体基底20上形成一层氧化物34，使得氧化物34填满该沟道28，并覆盖在衬氧化层30表面，而此氧化物34亦可为未掺杂的硅玻璃(undoped silicate glass，USG)。
最后，利用化学机械研磨或电浆蚀刻方式，去除半导体基底20表面多余的氧化层34、衬氧化层30、氮化硅掩膜层24与垫氧化层22，以形成如第二(f)图所示的沟道式隔离组件36。而后，即可在半导体基底20上继续制作其它半导体组件的后续半导体制程。由于本发明利用氧化物34延伸覆盖住整个沟道28及其角落结构32，使其得到较佳的覆盖，以减少凹陷现象产生，并避免扭曲效应的发生。
另外，本发明除了上面所述的制造流程之外，更具有另一种不同的较佳实施例，请参照如图3(a)至图3(f)所示，首先如图3(a)及图3(b)所示，在一半导体基底20上已形成有一垫氧化层22、一氮化硅掩膜层24及一沟道28；此部分的说明系与图2所述的实施例相同，故在此不再赘述。
接着，利用对氮化硅掩膜层24有高选择比的蚀刻技术，对该氮化硅掩膜层24进行蚀刻，使氮化硅掩膜层24被蚀刻后推500，如图3(c)所示，以露出角落结构32。然后，进行高温热氧化步骤，请参阅图3(d)所示，在半导体基底20与沟道28表面沉积形成一衬氧化层(liner oxide)30，以作为绝缘保护之用。
然后，如图3(e)所示，利用高密度电浆沉积(High Density Plasma，HDP)方式，在半导体基底20上形成一层氧化物34，使得氧化物34填满该沟道28，并覆盖在衬氧化层30表面，而此氧化物34亦可为未掺杂的硅玻璃(undoped silicate glass，USG)。
最后，利用化学机械研磨或电浆蚀刻方式，去除半导体基底20表面多余的氧化层34、衬氧化层30、氮化硅掩膜层24与垫氧化层22，以形成如图3(f)所示的沟道式隔离组件36。由于本发明是利用衬氧化物30及氧化物34延伸覆盖住整个沟道28及其角落结构32，使其得到较佳的覆盖，以减少凹陷现象产生，并避免扭曲效应的发生。
因此，本发明系将衬氧化层与填充的氧化物延伸覆盖住整个沟道及其角落部分，使沟道角落受到较佳的覆盖，以减少凹陷现象产生，并藉此有效减少扭曲效应的产生，进而达到增进组件特性(device characteristics)及电性品质的功效。
上述较佳实施例中，本发明表示半导体结构的剖视图在半导体制造方法中是不依一般比例作局部放大以利于说明，然不应以此作为有限定的认知。此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
以上两个较佳实施例仅是为说明本发明的技术思想及特点，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，但不能以此来限定本发明的专利范围，即大凡依本发明所揭示的技术特征所作的等同变化或修饰，仍应涵盖在本发明的专利保护范围内。