背景技术
直流电压转换器(DC-DC Converter)是一种将输入直流电压值输出转换
为另一直流电压值的电路，此种电路因能将输入直流电压放大及将输入直流
电压转换为负值电压输出，具有低电压输入、低功率消耗的优点，已被广泛
地应用于各式电子产品中。
对于低温多晶硅液晶显示器来说，因其具有能将电路集成在玻璃基板上
的技术，因此若将直流电压转换器集成在面板上，还能达到减少周边面积、
低电压供电、单一直流电压源输入、低成本及可应用于便携式电子产品的优
点。
请参考图1A，其表示传统直流电压转换器的电路图。直流电压转换器100
使用电荷泵(Charge Pump)的原理，借助时钟信号
φ1、φ2、φ1及φ2对晶体管
SW1、SW2、SW3及SW4的控制。先将输入电压VDD值转换为电平为2VDD的输
出电压Vo1，再借助时钟信号φ2、
φ2、
φ2及
φ2控制晶体管SW5、SW6、SW7及
SW8，将输出电压Vo1转换为电平为3VDD的输出电压Vo2，以及借助时钟信
号φ2、φ2、
φ1及φ1控制晶体管SW9、SW10、SW11及SW12，将输出电压Vo1转
换为电平为-2VDD的输出电压Vo3。
如图1B所示，于时间段T1，时钟信号φ1的电平为VDD，时钟信号φ2的
电平为3VDD，且反相时钟信号
φ1的电平为-2VDDV。此时，晶体管SW1及SW4
导通，且晶体管SW2及SW3不导通，使得电容C1的电压为VDD。接着，于时
间段T2，时钟信号φ1的电平为-2VDD，时钟信号φ2的电平为0V，且时钟信号
φ1
的电平为VDD，时钟信号
φ2的电平为3VDD。此时，晶体管SW1及SW4不导
通，且晶体管SW2及SW3导通，使得输出电压Vo1的电平转为2VDD。此外，
于时间段T2内，晶体管SW5及SW7导通，且晶体管SW6及SW8不导通，使
得电容C2的电压为VDD。而晶体管SW10及SW11则导通，晶体管SW9及SW12
不导通，使得电容C3的电压为2VDD。
接着，于时间段T3，时钟信号φ1的电平为VDD，时钟信号φ2的电平为
3VDD，且时钟信号
φ1的电平为-2VDD，时钟信号
φ2的电平为0V。此时，晶体
管SW5及SW7不导通，且晶体管SW6及SW8导通，使得输出电压Vo2的电平
转为3VDD。晶体管SW10及SW11不导通，且晶体管SW9及SW12导通，使得
输出电压Vo3的电平转为-2VDD。
然而，上述直流电压转换器100必须另外使用电平移位器(Level
Shifter)110及120，将时钟信号CLK分别转换为上述的时钟信号φ1、
φ1及φ2、
φ2，如图1C所示。如此，才能使直流电压转换器100输出预期的两倍、三
倍及负两倍的输出电压。但因提供至电平移位器110的正偏压VDD及负偏压
-2VDD，以及提供至电平移位器120的正偏压3VDD，仍是由直流电压转换器
100提供，因此不但提高直流电压转换器100的负载，且将延长直流电压转
换器100达到稳定输出电压的时间。
请参考图2，其表示6,509,894号美国专利所公开的直流电压转换器的
电路图。直流电压转换器210或220是利用低温多晶硅液晶显示器面板上的
移位缓存器(未表示于图中)的时钟信号HCK，作为时钟信号，并经由反相器
211及212或反相器221及222，分别输出时钟信号φ11及φ12或时钟信号φ21
及φ22。时钟信号φ11及φ12或时钟信号φ21及φ22用以使电容C11及C12或电
容C21及C22充放电，以控制晶体管T11、T12及T13或晶体管T21、T22及
T23，使得直流电压转换器210或220得以有放大两倍及负一倍的直流输出电
压。
然而，由于低温多晶硅液晶显示器面板上的移位缓存器(未表示于图中)
的时钟信号HCK的高电平多为3.3V，为了使得输出的正电压2VDD为9到10V，
以及输出的负电压-VDD为-6.5到-5V，直流输入电压值VDD以及反相器211、
212、221及222的正偏压值VDD必须为5V。因此，使用6,509,894号美国专
利所公开的直流电压转换器的液晶显示器必须额外使用一个5V的直流电压
源，而增加系统成本与功率消耗。
具体实施方式
本发明利用液晶显示面板原有的直流电压源及原有的移位缓存器的时钟
信号，不需外加电平移位器来提升时钟信号的电平，且不需要额外的直流电
压源信号，便可输出放大三倍及负二倍的直流电压，达到低电压输入、节省
面板面积及低功率消耗的目的。下文将以两个实施例分别说明本发明的直流
电压转换器如何输出放大三倍及负两倍的直流电压。于以下二个实施例中，
以时钟信号CLK的高电平为VDD，低电平为0V的方波为例说明的。
实施例一
请参考图3A，其表示依照本发明第一实施例的产生放大三倍输出电压的
直流电压转换器的电路图。直流电压转换器300包括第一电压产生单元310、
第二电压产生单元320、第一存储单元330、第二存储单元340、第一选择开
关350以及第二选择开关360。直流电压转换器300利用显示面板(未表示于
图中)的移位缓存器(未表示于图中)的时钟信号CLK及显示器面板的输入电
压VDD，来得到输出电压Vo1。
第一电压产生单元310接收时钟信号CLK，并输出控制电压Vc1。第一存
储单元330接收时钟信号CLK1，并输出存储电压Vs1。而第一选择开关350
在控制电压Vc1的控制之下，将存储电压Vs1作为输出电压Vi输出。其中，
时钟信号CLK1为时钟信号CLK经由反相器370而产生，且反相器370的正负
偏压分别为VDD及0V。
第二电压产生单元320接收时钟信号CLK，并输出控制电压Vc2。第二存
储单元340接收时钟信号CLK2，并输出存储电压Vs2。第三开关组件360由
存储电压Vs2控制，将控制电压Vc2作为输出电压Vo1输出。其中，时钟信
号CLK2时钟信号CLK经由反相器380而产生，反相器380的正负偏压分别为
VDD及0V。
请参考图3B，其表示图3A中直流电压转换器300的详细电路图。第一
电压产生单元310包括电容C1以及P型金属氧化物半导体(P-type Metal
Oxide Semiconductor，PMOS)晶体管T1。输入电压VDD输入至晶体管T1的
源极S1，时钟信号CLK输入晶体管T1的栅极G1。电容C1的a1端接收时钟
信号CLK，且电容C1的b1端耦接至晶体管T1的漏极D1，且电容C1的b1端
输出控制电压Vc1。
第一存储单元330包括电容C2及N型金属氧化物半导体(N-type Metal
Oxide Semiconductor，NMOS)晶体管T2。控制电压Vc1输入至晶体管T2的
栅极G2，输入电压VDD输入晶体管T2的源极S2。电容C2的a2端接收时钟
信号CLK1，且电容C2的b2端耦接至晶体管T2的漏极D2，电容C2的b2端
输出存储电压Vs1。
此外，第一选择开关350包括一PMOS晶体管T5。存储电压Vs1输入至
晶体管T5的源极S5，控制电压Vc1输入至晶体管T5的栅极G5，且晶体管
T5的漏极D5输出输出电压Vi。
第二电压产生单元320包括电容C3以及PMOS晶体管T3。输出电压Vi
输入至晶体管T3的源极S3，时钟信号CLK输入至晶体管T3的栅极G3。电容
C3的a3端接受时钟信号CLK的控制，且电容C3的b3端连接晶体管T3的漏
极D3，电容C3的b3端输出控制电压Vc2。
第二存储单元340包括电容C4及NMOS晶体管T4。控制电压Vc2输入至
晶体管T4的栅极G4，输出电压Vi输入至晶体管T4的源极S4。而电容C4的
a4端接收时钟信号CLK2，电容C4的b4端连接晶体管T4的漏极D4，电容C4
的b4端输出存储电压Vs2。
第二选择开关360包括PMOS晶体管T6。存储电压Vs2输入晶体管T6的
栅极G6，控制电压Vc2输入晶体管T6的源极S6，且选择晶体管T6的漏极
D6输出输出电压Vo1。
请同时参考图3B及图3C，于第一时间段T1，时钟信号CLK的电平为0V，
且时钟信号CLK1及CLK2的电平为VDD。此时，晶体管T1的栅极G1的电压
为0V，低于其源极S1的电压VDD，使得晶体管T1为导通状态。此时，控制
电压Vc1的电平等于输入电压VDD，使得电容C1具有VDD的电压(等于b1端
的电压减去a1端的电压)。同时，由于晶体管T2的栅极G2的电压为控制电
压Vc1(＝VDD)，而其源极S2电压为输入电压VDD，使得晶体管T2不导通。
接着，于第二时间段T2，时钟信号CLK的电平转为VDD，时钟信号CLK1
及CLK2的电平转为0V。此时，由于电容C1的a1端电压转为VDD。由于电容
C1的原来的电压为VDD，根据电容两端电压连续的特性，其b1端电压，即控
制电压Vc1，将会升高为2VDD。
另一方面，由于控制电压Vc1输入至晶体管T2的栅极G2，使得栅极D2
的电压转为2VDD，其高于晶体管T2的源极S2的电压VDD。此时，晶体管T2
处于导通状态，并使得存储电压Vs1等于输入电压VDD。此时，电容C2具有
VDD的电压(等于b2端电压减去a2端的电压)。
于第三时间段T3，时钟信号CLK的电平转为0V，且时钟信号CLK1及CLK2
的电平转为VDD。此时，同上所述，晶体管T1为导通状态，控制电压Vc1等
于输入电压VDD。晶体管T2为不导通状态。由于电容C2的电压维持于VDD，
使得存储电压Vs1的值升高为2VDD。由于晶体管T5的栅极G5的电压
(＝Vc1＝VDD)低于其源极S5的电压(＝Vs1＝2VDD)，晶体管T5为导通状态，使得
输出电压Vi等于存储电压Vs1(＝2VDD)。
此时，晶体管T3导通，使得电容C3具有2VDD的电压(等于b3端电压减
去a3端的电压)，且控制电压Vc2的电平为2VDD。晶体管T4的栅极G4的电
压为控制电压Vc2(＝2VDD)，且其源极S4的电压为输出电压Vi(＝2VDD)，故晶
体管T4不导通。
接着，于第四时间段T4，时钟信号CLK的电平转为VDD，且时钟信号CLK1
及CLK2的电平转为0V。此时，晶体管T3的栅极G3电压为VDD，小于其源极
S3电压(即输出电压Vi(＝2VDD))，因此晶体管T3导通。然而，由于电容C3
的电压维持于2VDD，使得控制电压Vc2转为3VDD。而且输出电压Vi亦由原
来的2VDD逐渐提高。同时，晶体管T4的栅极G4电压(即控制电压
Vc2(＝3VDD))，大于此时源极S4电压(即输出电压Vi(到2VDD))，因此晶体管
T4导通，使得存储电压Vs2随着输出电压Vi逐渐由2VDD上升，使得电容C4
具有2VDD以上的电压。晶体管T6的栅极G6电压(即存储电压Vs2)虽逐渐上
升，然仍低于其源极S6电压(即控制电压Vc2(＝3VDD))，因此晶体管T6将会
导通，使晶体管T6的漏极D6输出输出电压Vo1(＝Vc2＝3VDD)。
接下来，直流电压转换器300将重复上述第三时间段T3及第四时间段
T4的状态，使得晶体管T6于导通时输出3VDD的输出电压Vo1。晶体管T6的
漏极D6还可与一稳压电容Cx电连接，使选择晶体管T6的漏极D6的电压维
持于3VDD的电压。
另外，于本实施例中，电容C1及C2的a1端与a2端分别接收时钟信号
CLK及CLK1。然而，只要时钟信号CLK及CLK1不是同时转为高电平的信号，
例如是非重迭的两个时钟信号，皆不脱离本发明的范围。同样地，只要输入
至电容C3及C4的a3端与a4端的信号CLK及信号CLK2不是同时转为高电平
的信号，例如是非重迭的两个时钟信号，皆在本发明的范围之内。
实施例二
请参考图4A，其表示依照本发明的一第二实施例的产生负两倍输出电压
的直流电压转换器电路图。直流电压转换器400包括第三电压产生单元410、
第四电压产生单元420、第三存储单元430、第四存储单元440、第三选择开
关450以及第四选择开关460。直流电压转换器400利用显示器面板(未表示
于图中)的移位缓存器(未表示于图中)的时钟信号CLK及显示器面板的输入
电压VDD，来得到直流电压Vo2。
第三电压产生单元410接收时钟信号CLK，并输出控制电压Vc3。第三存
储单元430接收时钟信号CLK3，并输出存储电压Vs3。而第三选择开关450
在控制电压Vc3的控制之下，将存储电压Vs3输出为输出电压Vj，其中时钟
信号CLK3为时钟信号CLK经由反相器470而产生，且反相器470的正负偏压
为VDD及0V。再者，第四电压产生单元420接收时钟信号CLK4，输出控制电
压Vc4。时钟信号CLK4为时钟信号CLK经由缓冲器(Buffer)480而产生。
第四存储单元440接收时钟信号CLK5与输出电压Vj，并输出存储电压
Vs4。第四开关组件460由控制电压Vc4所控制，选择性地将存储电压Vs4作
为输出电压Vo2输出。其中，时钟信号CLK5为时钟信号CLK经由反相器490
而产生，且缓冲器480及反相器490的正负偏压的值分别为Vj及0V。
请参考图4B，其表示图4A中直流电压转换器400的详细电路图。第三
电压产生单元410包括电容C5以及PMOS晶体管T7。第三存储单元430包括
电容C7及NMOS晶体管T9。第三选择开关450包括PMOS晶体管T11，其栅极
G11接受控制电压Vc3的控制，其源极S11接收存储电压Vs3，且其漏极D11
输出输出电压Vj。
第四电压产生单元420包括电容C6以及NMOS晶体管T8。晶体管T8的
源极S8接地，时钟信号CLK4输入至晶体管T8的栅极G8。电容C6的a6端
接收时钟信号CLK4，且电容C6的b6端连接晶体管T8的漏极D8，电容C6的
b6端输出控制电压Vc4。
第四存储单元440包括电容C8、C9及PMOS晶体管T10。控制电压Vc4
输入至晶体管T10的栅极G10，晶体管T10的源极S10接地。电容C8的a8
端接收时钟信号CLK5，且电容C8的b8端耦接至晶体管T10的漏极D10，晶
体管T10的漏极D10输出存储电压Vs4。电容C9的a9端接地，且其b9端耦
接至晶体管T11的漏极D11。
第四选择开关460包括NMOS晶体管T12。存储电压Vs4输入至选择晶体
管T12的源极S12，控制电压Vc4输入至选择晶体管T12的栅极G12，且选择
晶体管T12的漏极D12输出输出电压Vo2。
请同时参考图4B及图4C，于第一时间段T1，时钟信号CLK的电平为0V，
且时钟信号CLK3的电平为VDD。此时，晶体管T7导通，使得控制电压Vc3
的电平为VDD，且电容C5具有VDD的电压。
接着，于第二时间段T2，时钟信号CLK的电平为VDD，且时钟信号CLK3
的电平为0V。此时，晶体管T7不导通，且控制电压Vc3转为2VDD。另外，
晶体管T9导通，使得存储电压Vs3为VDD，电容C7两端的电压为VDD。
于第三时间段T3，时钟信号CLK的电平为0V，且时钟信号CLK3的电平
为VDD。此时，同上所述，晶体管T7为导通状态，使得控制电压Vc3的电平
为VDD。而晶体管T9则为不导通。由于电容C7的电压维持于VDD，使得存储
电压Vs3升高为2VDD。由于选择晶体管T11为导通状态，使得输出电压Vj
为2VDD，且电容C9的电压维持于2VDD。
接着，于第四时间段T4，时钟信号CLK的电平转为VDD。电容C9使得输
出电压Vj保持为2VDD。时钟信号CLK4的电平转为2VDD，且信号CLK5的电
平转为0V。此时，晶体管T8的栅极G8电压为2VDD，大于其源极S8电压的
0V，因此晶体管T8导通，使得控制电压Vc4为0V，且电容C6具有-2VDD的
电压(等于b6端的电压减去a6端的电压)。另外，晶体管T10的栅极电压为
控制电压Vc4(0V)，且其源极电压亦为0V。因此，晶体管T10不导通。
于第五时间段T5，时钟信号CLK的电平转为0V，信号CLK4的电平转为
0V，且信号CLK5的电平转为2VDD。此时，晶体管T8不导通。由于电容C6
具有电压-2VDD，使得电容C6的b6端电压(即控制电压Vc4)转为-2VDD。由
于晶体管T10的栅极电压为控制电压Vc4(＝-2VDD)，低于其源极电压0V，因
此，晶体管T10导通，存储电压Vs4转为0V。在此同时，因CLK5的电平为
2VDD，使得电容C8得以储存-2VDD的电压(等于b8端的电压减去a8端的电
压)。然，由于晶体管T12的栅极电压为控制电压Vc4(＝-2VDD)，低于其源极
电压(即存储电压Vs4)的0V。因此，晶体管T12仍不导通。
于第六时间段T6，时钟信号CLK的电平转为VDD，信号CLK4的电平转为
2VDD，且信号CLK5的电平转为0V。此时，晶体管T8导通，使得控制电压Vc4
转为0V。晶体管T10则不导通。由于信号CLK5的电平为0V，且电容C8的电
压为-2VDD，使得存储电压Vs4转为-2VDD。同时，晶体管T12的栅极G12的
电压为控制电压Vc4(＝0V)大于其源极S12的电压(即存储电压Vs4＝-2VDD)，
因此选择晶体管T12导通，使得输出电压Vo2的电平转为存储电压
Vs4(＝-2VDD)。接下来直流电压转换器400将重复上述第五时间段T5及第六
时间段T6的状态，使得晶体管T12于导通时输出-2VDD的直流电压。而于不
导通时，则利用与晶体管T12的漏极D12电连接的稳压电容Cy，使输出电压
Vo2的电平维持于-2VDD。
上述的时钟信号CLK3及CLK5由信号CLK分别经由反相器470及490而
产生，且时钟信号CLK4由信号CLK经由缓冲器480而产生。然，本发明亦可
使用其它时钟信号，只要时钟信号CLK3与时钟信号CLK，时钟信号CLK4与
时钟信号CLK5为非同相时钟信号，例如是非重迭的两相时钟信号，而且信号
CLK4及CLK5的低电平为信号CLK的低电平(例如0V)，且信号CLK4及CLK5
的高电平为信号CLK高电平(例如VDD)的两倍，即可产生负两倍的输出电压
Vo2。
本发明的直流电压转换器300或400虽分别用以输出放大三倍或负两倍
直流电压，然若仅使用第一电压产生单元310、第一存储单元330及第一选
择开关350或第三电压产生单元410、第三存储单元430及第三选择开关450，
亦可将输入电压VDD转换为两倍的电压VDD的输出电压Vi或Vj。
本发明于上述两个实施例中虽以MOS晶体管T1到T12为例作说明，然任
何其它形式的开关组件，例如是薄膜晶体管(Thin Film Transistor，TFT)
或传输门电路(Transmission Gate)，只要能接受上述时钟信号或控制电压的
控制，于各个时钟期间产生导通或不导通状态，皆不脱离本发明的范围。
而且，本发明直流电压转换器300或400的时钟信号CLK及CLK1的电平
亦不限制于0V及VDD，也可以是其它电平。当时钟信号CLK及CLK1交替地
为一第一电平与一第二电平时，电压Vi与Vj等于输入电压VDD加上第二电
平与第一电平的差值，输出电压Vo2的值等于输入电压VDD加上第二电平与
第一电平的差值的负值。其中，第一电平小于第二电平。时钟信号CLK2及
CLK3的电平亦不限制于0V及VDD。当时钟信号CLK2及CLK3交替地为一第三
电平与一第四电平时，输出电压Vo1等于输入电压VDD、第二电平与第一电
平的差值、及第四电平与第三电平的差值的和。
本发明的直流电压转换器300或400借助让晶体管T6的漏极D6与T12
的漏极D12分别耦接至稳压电容Cx与Cy，使得信号CLK不论为高电平或低
电平，皆可使晶体管T6或T12输出稳定的输出电压Vo1及Vo2。然，直流电
压转换器可以使用双向结构的设计，借助使用两个直流电压转换器300或
400，并使两个直流电压转换器的输出节点电连接，且两个直流转换器所接收
的时钟信号CLK互为反相，则可使两个直流转换器交替地输出所要的电压。
根据上述两实施例，本发明直流电压转换器的优点在于，利用显示器面
板原有的输入电压VDD及移位缓存器的时钟信号CLK，不需额外的电平移位
器来提高时钟信号的电平，且不需要额外的不同电平的输入电压，便可输出
放大三倍及负二倍的直流电压，达到低电压输入、节省面板面积及低功率消
耗的目的。
综上所述，虽然本发明已以一较佳实施例公开如上，然其并非用以限定
本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可
进行各种更动与修改，因此本发明的保护范围当视所提出的权利要求限定的
范围为准。