浅沟槽填洞的测试图案层.pdf

本发明涉及一种用以测试浅沟槽填洞的测试区域设计。具体为一浅沟槽填洞的测试图案层，包括：一测试区域，其中该测试区域包括一外边，以定义出一第一内部区；及一测试图案层，该测试图案层位于第一内部区中，该测试图案层是由一浅沟槽形成，以供作测试浅沟槽绝缘区的缝隙填充，该测试图案层定义出一边缘以形成一第二内部区。每一测试区域的内部更包括至少一测试图案层。在一较佳实施例中，此测试图案层是一方形层，更甚者是一两个相反且相对的L形层，此两个L形层彼此不连续。如此，可以在STI形成之后，即以光学仪器检查，实时反应实际情形STI结构的填洞状况。可克服现有长条形STI测试图案层无法反应实际STI结构边角状况的缺点。

1.  一浅沟槽填洞的测试图案层，包括：
一测试区域，其中该测试区域包括一外边，以定义出一第一内部区；及
一测试图案层，其中该测试图案层是位于第一内部区中，该测试图案层是由一浅沟槽形成，以供作测试浅沟槽绝缘区的缝隙填充，该测试图案层定义出一边缘以形成一第二内部区。

2.  根据权利要求1所述的浅沟槽填洞的测试图案层，其中该测试区域是一正方形区域、一非正方形的矩形区域或是定义出至少一非连续边缘的正交区域。

3.  根据权利要求2所述的浅沟槽填洞的测试图案层，其中，
该正方形区域包括1μm²面积的区域；
该测试图案层边缘定义出一正方形，该正方形包括0.09μm²面积的区域；且
该测试图案层边缘的宽度为0.085μm～0.200μm。

4.  根据权利要求2所述的浅沟槽填洞的测试图案层，其中，
该非正方形矩形区域包括1μm²～3μm²面积的区域；及
该测试图案层定义一矩形层，该测试图案层包括0.3μm宽度的边缘，该测试图案层的矩形层更包括一第一高度，该第一高度为矩形区域的第二高度的1/2，且测试图案层的矩形层宽度为0.085μm～0.200μm。

5.  根据权利要求1所述的浅沟槽填洞的测试图案层，其中该测试图案层包括至少一具有连续边缘的矩形层，或是在边缘中至少具有一非连续区的矩形层。

6.  根据权利要求5所述的浅沟槽填洞的测试图案层，其中该具有连续边缘的矩形层是用模拟SRAM晶胞的角落区域。

7.  根据权利要求5所述的浅沟槽填洞的测试图案层，其中该在边缘中至少具有一非连续区的矩形层是供作仿真SRAM晶胞的一外缘线的末端区域。

8.  根据权利要求5所述的浅沟槽填洞的测试图案层，其中该非连续区为0.1μm。

9.  根据权利要求5所述的浅沟槽填洞的测试图案层，其中该在边缘中至少具有一连续区的矩形层包括两个非连续的边缘部分，每个边缘部分包括一第一区段及一第二区段，该第一区段和该第二区段呈直角。

10.  一浅沟槽填洞的测试图案层，包括：
一形成在一半导体晶片的预定区域的测试区域，该测试区域包括一边缘及一第一内部区；
多个测试区域，位于第一内部区中，每一测试区域更包括：
一外缘；
一内部区；及
一矩形测试图案层，位于该内部区中，该矩形测试图案层定义一边缘以形成一第三内部区，该测试图案层更包括至少一浅沟槽以测试浅沟槽绝缘区的缝隙填充。

11.  根据权利要求10所述的浅沟槽填洞的测试图案层，更包括：
一格网，在该测试区域中定义预定数量的行和列；
一第一矩形测试区域的数组，位于该格网中，每一第一矩形测试区域占据一特定的网格单元，该网格单元是由该格网的行和列所定义而成；及
一第二矩形测试区域的数组，位于该格网中，每一第一矩形测试区域占据一特定的网格单元，该网格单元是由该格网的行和列所定义而成该，第二矩形测试区域更至少包括一第二尺寸，该第二尺寸和该第一矩形测试区域的第一尺寸不同。

12.  根据权利要求11所述的浅沟槽填洞的测试图案层，其中该第一矩形测试区域是正方形层。

13.  根据权利要求12所述的浅沟槽填洞的测试图案层，更包括：
一第三矩形测试区域的数组，位于该格网中，每一第三矩形测试区域占据一特定的网格单元，该网格单元是由该格网的行和列所定义而成，该第三矩形测试区域更至少包括一第三尺寸，该第三尺寸和该第一矩形测试区域的第一尺寸不同，且第三尺寸和该第二矩形测试区域的第二尺寸不同。

浅沟槽填洞的测试图案层
技术领域
本发明是有关于一种集成电路的制作过程中晶片的测试区域。
背景技术
近年来，随着半导体集成电路制造技术的发展，芯片中所含组件的数量不断增加，组件的尺寸也因集成度的提升而不断地缩小，生产在线使用的线路宽度已由次微米(sub-micron)进入了0.13微米甚或更细微尺寸的范围。而无论组件尺寸如何缩小化，在芯片中各个组件之间仍必须做适当地绝缘或隔离，方可得到良好的组件性质。这方面的技术一般称为组件隔离技术(device isolation technology)，其主要目的是在各组件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的芯片面积来容纳更多的组件。
在各种组件隔离技术中，局部硅氧化方法(LOCOS)和浅沟槽隔离区制程是最常被采用的两种技术，尤其后者因具有隔离区域小和完成后仍保持基底平坦性等优点，更是近来颇受重视的半导体制造技术。
如图1A～图1E所示，在浅沟槽隔离区制程方面，主要是先在半导体硅基底1中藉由垫氧化层2和垫氮化层3做为掩膜挖出沟槽4，再回填二氧化硅于沟槽4内，最后在将二氧化硅平坦化而形成浅沟槽绝缘区5。若要藉由减少相邻有源区(acive region)间的隔离沟槽的尺寸，来增加集成电路的集成度，则必须要能够定义出很窄的沟槽区域才行。以0.13微米制程为例，沟槽的宽度已缩小至2000埃，其高宽比亦非常大。也因此，如何在测试结构中能仿真出实际STI的填洞状况，成为一重要的课题。
特别是在静态存储器SRAM的组件中，STI结构尚包括一边角区域(cornerregion)。然而，如图2A所示，一般的STI测试图案层200(test pattern)皆为长条形，相对的在长条形的末端区域202，二氧化硅分子因为可以由三个方向(202a，b，c)进入沟槽内，此部分的填洞能力较佳。但如图2B所示，一般的STI结构，特别是SRAM，STI的末端区域204可能有一图案206，仅可由204a，b方向填入。或是如图2C所示，STI结构具有一转折的边角区域208，只能由208a，208b方向填入，也因此填洞能力较差。亦即现有的STI测试图案层无法反应实际情形STI结构的填洞状况。
发明内容
有鉴于此，为了解决上述问题，本发明的目的在于提供一种浅沟槽填洞的测试图案层。此测试图案层是一方形层，或是一两个相反且相对的L形层，可以反应实际情形STI结构的填洞状况。
为达成上述目的，本发明提供一种一浅沟槽填洞的测试图案层，包括一测试区域，其中测试区域包括一外边，以定义出一第一内部区。及一测试图案层，其中测试图案层是位于第一内部区中，此测试图案层是由一浅沟槽形成，以供作测试浅沟槽绝缘区的缝隙填充。上述测试图案层定义出一边缘以形成一第二内部区。
为达成上述目的，本发明提供一种浅沟槽填洞的测试图案层，包括一形成在一半导体晶片的预定区域的测试区域，测试区域包括一边缘及一第一内部区。多个测试区域位于第一内部区中，每一测试区域更包括一外缘，一内部区；及一矩形测试图案层，位于内部区中。矩形测试图案层定义一边缘以形成一第三内部区。测试图案层更包括至少一浅沟槽以测试浅沟槽绝缘区的缝隙填充。
图1A～图1E是显示现有STI制造程序的剖面示意图。
图2A是显示现有STI测试图案层的俯视图。
图2B是显示实际STI结构边缘具有一图案的俯视图。
图2C是显示实际具有转折边缘的STI结构俯视图。
图3是显示一测试范围和测试区域的平面示意图。
图4是显示一测试范围和测试区域的另一平面示意图。
符号说明：
半导体硅基底～1；       垫氧化层～2；
垫氮化层～3；           沟槽～4；
浅沟槽绝缘区～5；       STI测试图案层～200；
末端区域～202、204；    图案～206；
边角区域～208。
测试区域～10、20；      侧边～11、12、21、22；
第一内部区～19、29；          测试图案层～18、28；
正方形区域～10；              非正方形矩形区域～20；
测试区域周围～17；            边缘～27；
测试图案层的矩形层高度～25；  非正方形矩形区域高度～21；
非连续区～34、44；            边缘部分～37、38、47、48；
第二内部区～16、26；          测试区块～100；
边缘～101；                   第一内部区～102；
第三内部区～16、28；          格网～112、114、116。
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
请参照图3，在本发明的一实施例中，一填洞的测试图案层，例如浅沟槽(STI)填洞的测试图案层包含一个或是多个测试区域10、20。每一测试区域10、20更包括一外围外围(例如：侧边11和12，或是侧边21和22)，以定义第一内部区19、29及位于第一内部区19、29中的测试图案层18、28。
测试区域10、20可以包括正方形区域10，或是非正方形矩形区域20、大体上的正交区域，或是类似的区域，或其结合。在特定的实施例中，正方形区域包含一大体1μm²的区域，且测试区域周围17定义出约0.09μm²的正方形。举例来说，侧边11、12是大体0.3μm。测试图案层的宽度可以为0.085μm～0.200μm。
在本发明的其它实施例，非正方形的矩形区域20可以包括约1μm²～3μm²地区域，且测试图案层28可以定义出一个矩形层28，该矩形层包含0.085μm～0.200μm宽度的边缘27。测试图案层矩形层28的高度25大体是非正方形矩形区域20高度21的1/2。
请参照图4，边缘17、27可以是一连续的边缘17或者包括至少一非连续区，例如在边缘17、27的34、44。
包括一连续边缘17、27的测试区域10、20可以用作模拟SRAM晶胞(未显示)的一角落区域(corner region)。包括至少一非连续区的测试区域10、20可以供作仿真SRAM晶胞(未显示)的一外缘线的末端区域。非连续区34、44可以是一大体0.1μm的缝隙。
在本实施例中，在测试图案层18、28中可以包括多个非连续区34、44，以定义出多个非连续的边缘部分37、38和47、48。每个边缘部分37、38和47、48更可包括和一第二区段交错的一第一区段。在本较佳实施例中第一区段和第二区段大体呈直角。每一测试图案层18、28可以由一浅沟槽形成，以做为浅沟槽绝缘区缝隙填充的测试。此测试图案层18、28定义有一边缘17、27以分隔出一第二内部区16、26。
请参照图3或是图4，一测试STI缝隙填充的测试图案层可以在一半导体晶片上的预定区域包括一测试区块100。该测试区块100更可包括边缘101和第一内部区102。多个测试区域10、20是位于第一内部区102中。该些测试区域10、20包括第二内部区19、29和边缘17、27，其中边缘17、27定义出第三内部区16、28。该测试图案层更包括至少一浅沟槽，以供作STI的缝隙填充测试。
测试区块100可以包括一格网，或是多个格网，例如112、114、116，该格网在测试区块100中更定义出预定数量的行和列。一第一矩形测试区域10、20的数组可以位于一格网中，例如112，其中每一第一矩形测试区域10、20占据一特定的网格单元，该网格单元由一列和行定义形成。一第二矩形测试区域的数组10、20更可以位于格网中，例如114，每一第二矩形测试区域占据一特定的网格单元，且该网格单元由格网114的列和行定义形成，其中第二矩形测试区域10、20至少有一尺寸和第一矩形测试区域的尺寸不同。举例来说，在格网112中的第一矩形测试区域10、20可以是一正方形层，而在格网114中的第二矩形测试区域10、20可以是一非正方形层的矩形层。
一第三矩形测试区域10、20的数组可以位于一测试区块100中，例如在格网116中，其中每一第三矩形测试区域10、20占据一特定的由格网116的行和列定义出的网格单元。这些第三矩形测试区域10、20可以更包括至少一和第一矩形测试区域10、20尺寸不同的尺寸，例如在格网112，且至少一和第二矩形测试区域10、20尺寸不同的尺寸，例如在格网114。
本发明的特征和优点
因此本发明提供的测试图案层是可以是一方形层，或是一两个相反且相对的L形层。如此，可以在STI形成之后，即以光学仪器检查，实时反应实际情形STI结构的填洞状况。可克服现有长条形STI测试图案层无法反应实际STI结构边角状况的缺点。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。