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1、10申请公布号CN104218099A43申请公布日20141217CN104218099A21申请号201410162956122申请日20140422201311312420130529JPH01L29/861200601H01L21/32920060171申请人三菱电机株式会社地址日本东京72发明人藤井秀纪74专利代理机构北京天昊联合知识产权代理有限公司11112代理人何立波张天舒54发明名称半导体装置及其制造方法57摘要本发明得到一种半导体装置及其制造方法，其能够使ESD耐量提高，并且使对温度的灵敏度提高。在半导体衬底（1）的正面上形成有氧化膜（16）。在该氧化膜（16）上形成有温感二。
2、极管（17）。形成有从半导体衬底（1）的正面向内部延伸的沟槽（25）。在该沟槽（25）内隔着氧化膜（26）填入有沟槽电极（27）。沟槽电极（27）与温感二极管（17）连接。30优先权数据51INTCL权利要求书2页说明书5页附图8页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书5页附图8页10申请公布号CN104218099ACN104218099A1/2页21一种半导体装置，其特征在于，具有半导体衬底；第1绝缘膜，其形成在所述半导体衬底的正面上；温感二极管，其形成在所述第1绝缘膜上；以及沟槽电极，其隔着第2绝缘膜而填入在从所述半导体衬底的所述正面向内部延伸的沟槽内，并与。
3、所述温感二极管连接。2根据权利要求1所述的半导体装置，其特征在于，所述温感二极管及所述沟槽电极由多晶硅或非晶硅构成。3根据权利要求1或2所述的半导体装置，其特征在于，所述第2绝缘膜的厚度比所述第1绝缘膜的厚度薄。4根据权利要求1或2所述的半导体装置，其特征在于，该半导体装置还具有半导体元件，该半导体元件形成在所述半导体衬底上，所述沟槽电极与所述温感二极管相比，配置在所述半导体元件的附近。5根据权利要求1或2所述的半导体装置，其特征在于，所述温感二极管具有N型层、P型层及N型层，所述沟槽电极与所述N型层连接。6根据权利要求1或2所述的半导体装置，其特征在于，所述温感二极管具有N型层、P型层及N型。
4、层，所述沟槽电极与P型层连接。7根据权利要求1或2所述的半导体装置，其特征在于，所述温感二极管具有N型层、P型层及N型层，所述沟槽电极与所述N型层连接。8根据权利要求5所述的半导体装置，其特征在于，所述沟槽电极与所述N型层一体地形成。9根据权利要求6所述的半导体装置，其特征在于，所述沟槽电极与所述P型层一体地形成。10根据权利要求7所述的半导体装置，其特征在于，所述沟槽电极与所述N型层一体地形成。11根据权利要求1或2所述的半导体装置，其特征在于，所述温感二极管具有N型层、P型层及N型层，所述沟槽电极具有与所述N型层一体地形成的第1沟槽电极；与所述P型层一体地形成的第2沟槽电极；以及与所述N型。
5、层一体地形成的第3沟槽电极。12根据权利要求1或2所述的半导体装置，其特征在于，所述温感二极管具有N型层、P型层及N型层，所述沟槽电极配置在所述P型层和所述N型层之间的PN结的正下方，所述PN结延伸至所述沟槽电极内。13根据权利要求1或2所述的半导体装置，其特征在于，所述温感二极管具有N型层、P型层及N型层，所述沟槽电极配置在所述N型层和所述N型层之间的NN结的正下方，权利要求书CN104218099A2/2页3所述NN结延伸至所述沟槽电极内。14一种半导体装置的制造方法，其特征在于，具有下述工序在半导体衬底的正面上形成第1绝缘膜的工序；形成从所述半导体衬底的所述正面向内部延伸的沟槽的工序；在。
6、所述第1绝缘膜上及所述沟槽内，隔着第2绝缘膜形成多晶硅膜的工序；所述多晶硅膜具有以所述沟槽为界而分成的第1区域和第2区域，向所述多晶硅膜的所述第1区域注入第1杂质的工序；向所述多晶硅膜的所述第2区域注入第2杂质的工序；对所述沟槽部分的所述多晶硅膜进行局部的RTA即快速热退火处理，使所述第1杂质和所述第2杂质向所述沟槽的深度方向扩散而形成结的工序。权利要求书CN104218099A1/5页4半导体装置及其制造方法技术领域0001本发明涉及具有对半导体衬底的温度进行检测的温感二极管的0002半导体装置及其制造方法。背景技术0003在IPM（INTELLIGENTPOWERMODULE）等功率模块中。
7、，在IGBT（INSULATEDGATEBIPOLARTRANSISTOR）中内置有多晶硅或非晶硅的温感二极管。对该温感二极管的VF特性进行监视，进行动作温度的管理、保护。0004当前，通过在衬底上形成较厚的氧化膜，在其上形成多晶硅并进行离子注入，由此形成了具有P型层/N型层/N型层的温感二极管。因此，温感二极管形成在较厚的氧化膜上，并且，在布局上配置为远离作为热发生源的发射极区域，因此，对半导体内部的温度的灵敏度差。对此，提出了在沟槽内形成有P型和N型多晶硅的温度检测温感二极管（例如，参照专利文献1）。0005专利文献1日本特开2013033970号公报0006沟槽宽度越宽，在沟槽内填入的多。
8、晶硅需要越厚，但如果多晶硅的厚度大于或等于1M，则存在处理能力的问题或产生异物等的问题。因此，需要使沟槽的宽度变窄，或使沟槽的深度变浅。如果沟槽的宽度较窄，则与上部电极的接触面积不能较大，因此，不能流过大电流。如果沟槽的深度较浅，则对半导体内部的温度的灵敏度降低。0007另外，如果将沟槽内壁的氧化膜设为较厚，则针对ESD（ELECTROSTATICDISCHARGE）的绝缘耐量提高，但不能承受由ESD引起的浪涌电流，因此，其结果，导致ESD耐量下降。因此，由于氧化膜较厚而使得对半导体内部的温度的灵敏度下降。发明内容0008本发明就是为了解决上述课题而提出的，其目的在于，得到一种能够使ESD耐量。
9、提高，并且，使对温度的灵敏度提高的半导体装置及其制造方法。0009本发明涉及的半导体装置的特征在于，具有半导体衬底；第1绝缘膜，其形成在所述半导体衬底的正面上；温感二极管，其形成在所述第1绝缘膜上；以及沟槽电极，其隔着第2绝缘膜而填入在从所述半导体衬底的所述正面向内部延伸的沟槽内，并与所述温感二极管连接。0010发明的效果0011根据本发明，能够使ESD耐量提高，并且，使对温度的灵敏度提高。附图说明0012图1是表示本发明的实施方式1涉及的半导体装置的俯视图。0013图2是沿图1的的剖面图。0014图3是表示本发明的实施方式1涉及的温感二极管的俯视图。说明书CN104218099A2/5页50。
10、015图4是表示本发明的实施方式1涉及的温感二极管的变形例1的俯视图。0016图5是表示本发明的实施方式1涉及的温感二极管的变形例2的俯视图。0017图6是表示本发明的实施方式2涉及的半导体装置的剖面图。0018图7是表示本发明的实施方式2涉及的半导体装置的变形例1的剖面图。0019图8是表示本发明的实施方式2涉及的半导体装置的变形例2的剖面图。0020图9是表示本发明的实施方式2涉及的半导体装置的变形例3的剖面图。0021图10是表示本发明的实施方式3涉及的半导体装置的剖面图。0022图11是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。0023图12是表示本发明的实施方式3涉及。
11、的半导体装置的制造方法的剖面图。0024图13是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。0025图14是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。0026图15是表示本发明的实施方式3涉及的半导体装置的变形例1的剖面图。0027图16是表示本发明的实施方式3涉及的半导体装置的变形例2的剖面图。0028图17是表示本发明的实施方式3涉及的半导体装置的制造方法的变形例的剖面图。0029标号的说明00301半导体衬底，15IGBT（半导体元件），16氧化膜（第1绝缘膜），17温感二极管，18N型层，19P型层，20N型层，25沟槽，26氧化膜（第2绝缘膜），27、2。
12、7A、27B、27C、27D、27E沟槽电极具体实施方式0031参照附图，说明本发明的实施方式涉及的半导体装置及其制造方法。对于相同或相应的结构要素标注相同的标号，有时省略重复说明。0032实施方式10033图1是表示本发明的实施方式1涉及的半导体装置的俯视图。图2是沿图1的的剖面图。图3是表示本发明的实施方式1涉及的温感二极管的俯视图。0034在由N型硅形成的半导体衬底1的正面，依次形成有N型层2、P型基极层3。在P型基极层3内形成有N型发射极层4和P型接触层5。在半导体衬底1的正面侧形成有沟槽6，在该沟槽6内，隔着栅极绝缘膜7形成有由N型多晶硅构成的沟槽栅极8。0035在沟槽栅极8上形成有。
13、氧化膜9。沟槽栅极8经由AL配线10与栅极焊盘11连接。P型接触层5与由AL构成的发射极电极12连接。在半导体衬底1的背面形成有N型缓冲层13和P型集电极层14。通过上述结构，构成IGBT15（INSULATEDGATEBIPOLARTRANSISTOR）。0036在半导体衬底1的正面上形成有厚度为的由SIO2构成的氧化膜16。在该氧化膜16上形成有温感二极管17。温感二极管17具有从中央朝向外侧以同心圆状配置的N型层18、P型层19、及N型层20。N型层18经由AL配线21与阴极焊盘22连接，P型层19经由AL配线23与阳极焊盘24连接。0037在IGBT15的附近，形成有从半导体衬底1的正。
14、面向内部延伸的沟槽25。在该沟槽25内隔着氧化膜26填入有沟槽电极27。沟槽电极27经由AL配线21与温感二极管17的说明书CN104218099A3/5页6N型层18连接。温感二极管17以及沟槽电极27由多晶硅或非晶硅构成。氧化膜26的厚度比氧化膜16的厚度薄。0038以覆盖温感二极管17的方式形成有氧化膜28。氧化膜28及AL配线10、21、23被保护膜29覆盖。保护膜29是在厚度且折射率为2227的SINSIN半绝缘膜上层叠厚度为且折射率为1822的绝缘膜而形成的。0039下面，说明本实施方式的半导体装置的制造方法。在半导体衬底1上堆叠氧化膜16并形成厚度为的多晶硅膜，向整个面以1E12。
15、1E141/CM2注入磷或砷，确定N型层20的浓度。通过照相制版，对多晶硅膜进行图案化，而形成温感二极管17的构造。0040对半导体衬底1进行蚀刻至深度2M10M而形成沟槽25。在沟槽25的内壁利用热氧化而形成厚度的氧化膜26，形成厚度的多晶硅膜并填入在沟槽25内，由此形成沟槽电极27。0041在P型层19的部分，以1E131E161/CM2注入硼，在N型层18的部分，以1E131E161/CM2注入磷或砷，利用热处理（9001200，30分钟120分钟）进行活性化。0042进行厚度为的氧化膜28的堆叠，并使接触部分开口后，利用蒸镀或溅射形成厚度为1M10M的AL膜。将AL膜进行图案化而形成A。
16、L配线10、21、23。接着，形成保护膜29，将进行导线配线的发射极电极12或栅极焊盘11等上的保护膜29去除。最后，将半导体衬底1的背面研磨为期望的厚度，在半导体衬底1的背面，通过离子注入和热处理，形成N型缓冲层13和P型集电极层14。0043在本实施方式中，温感二极管17并不在沟槽内部，而是在没有构造方面的限制的半导体衬底1上。因此，能够构成大面积的温感二极管17，能够提高ESD耐量。0044另外，氧化膜16上的温感二极管17配置为远离作为热发生源的IGBT15的发射极区域，但沟槽电极27能够配置在发射极区域的附近。因此，通过将向半导体衬底1内部延伸的沟槽电极27与温感二极管17连接，能够。
17、提高对半导体衬底1内部温度的灵敏度。因此，即使在由于异常动作等而IGBT15的温度急剧上升的情况下，也能够瞬间追随。0045另外，沟槽25内壁的氧化膜26厚度是温感二极管17之下的氧化膜16厚度的1/21/3，导热性良好。因此，经由沟槽电极27接受热量的温感二极管17，对温度变化的响应性良好。0046另外，沟槽电极27与N型层18连接，因此，能够使瞬间流过温感二极管17的浪涌电流逃向沟槽电极27，ESD耐量提高，并且，能够进行高速响应。0047另外，温感二极管17、沟槽电极27及沟槽栅极8能够利用相同的多晶硅膜同时形成，因此，能够降低制造成本。此外，代替多晶硅，也可以使用掺杂多晶硅或非晶硅。0。
18、048图4是表示本发明的实施方式1涉及的温感二极管的变形例1的俯视图。沟槽电极27与P型层19连接。通过将距离发射极区域最远的P型层19与沟槽电极27连接，由此，元件内的温度均匀性变得良好，温度特性的波动降低。另外，能够向PN结附近传递温度，因此能够进行高速响应。说明书CN104218099A4/5页70049图5是表示本发明的实施方式1涉及的温感二极管的变形例2的俯视图。沟槽电极27经由AL配线30与N型层20连接。由此，散热性提高，因此，能够高温动作，并且，进行高速响应。0050实施方式20051图6是表示本发明的实施方式2涉及的半导体装置的剖面图。沟槽电极27配置在N型层18的正下方，与。
19、N型层18一体地形成。由此，易于传递热变动，高速响应性提高。另外，能够使瞬间流过温感二极管17的浪涌电流逃向沟槽电极27，因此，ESD耐量提高。0052图7是表示本发明的实施方式2涉及的半导体装置的变形例1的剖面图。沟槽电极27配置在P型层19的正下方，与P型层19一体地形成。图8是表示本发明的实施方式2涉及的半导体装置的变形例2的剖面图。沟槽电极27配置在N型层20的正下方，与N型层20一体地形成。0053图9是表示本发明的实施方式2涉及的半导体装置的变形例3的剖面图。沟槽电极27具有与N型层18一体地形成的第1沟槽电极27A；与P型层19一体地形成的第2沟槽电极27B；以及与N型层20一体。
20、地形成的第3沟槽电极27C。在这些变形例13的情况下，也与图6所示的实施方式2同样地，高速响应性提高，能够降低制造成本，ESD耐量提高。0054实施方式30055图10是表示本发明的实施方式3涉及的半导体装置的剖面图。沟槽电极27配置在P型层19和N型层20之间的PN结的正下方。PN结延伸至沟槽电极27内。0056下面，参照附图，说明本实施方式涉及的半导体装置的制造方法。图11至图14是表示本发明的实施方式3涉及的半导体装置的制造方法的剖面图。0057首先，如图11所示，在半导体衬底1的正面上形成氧化膜16。形成穿过氧化膜16而从半导体衬底1的正面向内部延伸的沟槽25。在氧化膜16上及沟槽25。
21、内，隔着氧化膜26而形成多晶硅膜31。向多晶硅膜31以1E131E161/CM2注入硼，并进行热处理，从而形成N型层20。0058接着，如图12所示，将多晶硅膜31利用氧化膜32覆盖，并在氧化膜32上形成开口。将该氧化膜32作为掩膜使用而向多晶硅膜31的一部分以1E131E161/CM2注入磷或砷并进行热处理，由此形成N型层18。0059接着，如图13所示，关于多晶硅膜31，在将沟槽25为界而分出的左侧区域开口，将右侧区域利用氧化膜33覆盖。将该氧化膜33作为掩膜使用，向多晶硅膜31的左侧以1E131E161/CM2注入磷或砷。0060接着，如图14所示，对沟槽25部分的多晶硅膜31进行局部的。
22、RTA（RAPIDTHERMALANNEALING，快速热退火）处理，使杂质向沟槽25的深度方向扩散而形成PN结。RTA处理例如具有激光退火、电子束退火、灯退火、脉冲灯退火等。RTA处理的温度为650950，RTA处理的功率为任意。0061在这里，多晶硅膜31较薄，因此，容易引起电场集中。与此相对，在本实施方式中，PN结延伸至沟槽电极27内，因此，能够用较小的空间而增大结的截面积。因此，ESD耐量提高。另外，散热性提高，因此，能够高温动作，并且还能高速响应。0062另外，在通常的RTA处理中杂质会扩散至多晶硅整体中，但通过进行局部的RTA处说明书CN104218099A5/5页8理，从而能够使。
23、杂质仅向深度方向扩散，形成截面积较大的PN结。而且，通过对RTA处理的时间、功率等条件进行调整，从而能够对扩散的深度、即结面积进行调整，能够高精度地调整特性。0063图15是表示本发明的实施方式3涉及的半导体装置的变形例1的剖面图。沟槽电极27配置在N型层20和N型层18之间的NN结的正下方，NN结延伸至沟槽电极27内。在这里，多晶硅膜31较薄，因此，容易引起电场集中。与此相对，在本实施方式中，NN结延伸至沟槽电极27内，因此，能够用较小的空间而增大结的截面积。因此，ESD耐量提高。另外，散热性提高，因此，能够进行高温动作，并且，还能高速响应。0064图16是表示本发明的实施方式3涉及的半导体。
24、装置的变形例2的剖面图。沟槽电极27具有在P型层19和N型层20之间的PN结的正下方配置的沟槽电极27D；以及在N型层20和N型层18之间的NN结的正下方配置的沟槽电极27E。PN结延伸至沟槽电极27D内，NN结延伸至沟槽电极27E内。由此，能够得到图10的构造和图16的构造这两者的效果。0065图17是表示本发明的实施方式3涉及的半导体装置的制造方法的变形例的剖面图。形成将氧化膜16和多晶硅膜31覆盖的氧化膜34，在结部分形成开口。也可以将该氧化膜34作为掩膜使用而对多晶硅膜31进行局部的RTA处理。0066此外，半导体衬底1并不限定于由硅形成，也可以利用与硅相比带隙较宽的宽带隙半导体形成。。
25、宽带隙半导体例如是碳化硅、氮化镓类材料或金刚石。利用这种宽带隙半导体形成的半导体装置，耐压性、容许电流密度较高，因此能够小型化。通过使用该小型化的装置，也能够将组装有该装置的半导体模块小型化。另外，装置的耐热性高，因此，能够将散热器的散热片小型化，能够将水冷部进行空冷化，因此，能够进一步将半导体模块小型化。另外，装置的电力损耗降低、效率高，因此能够将半导体模块高效率化。说明书CN104218099A1/8页9图1图2说明书附图CN104218099A2/8页10图3图4图5说明书附图CN104218099A103/8页11图6图7说明书附图CN104218099A114/8页12图8图9说明书附图CN104218099A125/8页13图10图11说明书附图CN104218099A136/8页14图12图13说明书附图CN104218099A147/8页15图14图15说明书附图CN104218099A158/8页16图16图17说明书附图CN104218099A16。