采样频率变换装置和 存储器地址控制装置 本发明是关于将输入信号的采样频率变换为再采样时的随意采样频率的采样频率变换装置，和控制由一存储器单元读出数据时所用地址的存储器地址控制装置。
当今盛行在光缆或同轴电缆上以数字信号传送音频信号并通过数字音频接口来再现该数字音频信号的数字音频信号再现装置。在这种数字音频信号再现装置中，采用一由相位比较器和压控振荡器(VCO)所组成的锁相电路(PLL)来由所接收的音频信号中生成时钟信号。不过，利用这样的数字音频信号再现装置，由于PLL中VCO所产生的信号颤抖而使得数/模(D/A)转移特性要降低。因此，在由记录载体再现数字音频信号的装置，例如激光盘(CD)唱机或数字音带(DAT)唱机中，常常有必要依靠采用晶振时钟的D/A变换来将数字音频信号转变成模拟信号，所以可能生成满意的无失真音频信号，再将所得的模拟音频信号加以传送。
另一方面，作为数字音频信号的母体的记录载体，例如CD、一种在尺寸上小于CD的光盘、DAT或在尺寸小于DAT的数字音带，在记录数字音频信号的过程中的采样频率是不统一的，可能是44.1kHz、48KHz或32KHz中的任一个。卫星广播(BS)不是记录载体，但起着发送数字音频信号源头的作用，其采样频率也可能是上面说出的采样频率中的任一个。这样，为要记录采样频率为44.1KHz的DAT或BS的数字音频信号到采样频率为44.1KHz的小尺寸光盘上，具有采样频率为48KHz的DAT或BS地数字音频信号就必须经过D/A变换转变成模拟信号，然后再经模/数(A/D)变换重新转变成采样频率为44.1KHz的数字音频信号，从而不可避免地因失真而造成特性上的畸变。
另一方面，在利用DAT作混合记录数字音频信号时，各个欲予以混合的音频信号在进行混合处理之前必须变换成模拟信号，如果这些各不相同的数字音频信号在采样频率上或者在同步化方法中互不相同的话。
为了防止因时钟颤动或为实现随意的采样频率变换中的采样频率的不同而带来的运行中的偏离所造成的重放数字音频信号中的失真，一直希望开发一种非同步式的采样频率变换装置。
一般，这种采样频率变换装置采用指明重新采样点的重新采样时间地址来以采样频率Fso对在采样频率Fsi时输入的信号进行重新采样。这些重新采样时间地址的产生取决于输入信号的采样频率(输入采样频率)Fsi与重新采样信号的采样频率(输出采样频率)Fso之比。
通常，现在的采样频率变换装置利用指明重新采样点的重新采样时间地址来对具有采样频率Fsi的输入信号进行重频采样。此重新采样时间地址的产生决定于输入信号的采样频率(输入采样频率)Fsi与重新采样信号的采样频率(输出采样频率)Fso之比。
具体说，在与不稳定成分，例如Fsi、MCKi、或Fso，平均被消除的同时，以等于M倍输入采样频率Fsi(输入主时钟)的输入基准时钟，亦即MCKi(＝M·Fsi)，计算等于N倍输出采样频率Fso的周期的周期t(＝N·Tso)，所求得输入采样频率Fsi与输出采样频率Fso之间的采样频率比R。采样频率比R和重新采样时间被累加在一起以生成重新采样时间地址。按照此重新采样时间地址读出存储在重新采样缓冲存储器中的重新采样点用于转换采样频率。
与此同时，对于那些输入采样频率Fsi或输出采样频率Fso被改变的应用情况，会发生在采样频率之比R及Fsi/Fso的实际比之间瞬时产生误差的不利情形。
结果，高精度的变换要在恒定的输入采样频率Fsi或恒定的输出采样频率Fso的条件下实现。
加之，如果采样频率比连续地以予定的时间间隔变化的话，重新采样地址误差就会在如图1中所示的采样频率比的瞬时差ΔR的作用下逐渐累加，而至超过缓冲存储器容量，因此而导致对采样频率比变化的速度和总数的限制或者增加缓冲存储器的容量。
另一方面，可能感到可增加输入主时钟MCUi的频率来改进重新采样时间地址这一方法而无需增大检测周期t。但是在这种情况下，对例如计数器等的电路的或者吸收和消除输入时钟颤动的操作速度受到限制。这样也就不过能仅仅以增加输入主时钟来改进重新采样时间地址的办法来防止误差的累积，虽然可由此来降低误差。
另外，如果以上述采样频率变换装置来进行频率变换，电流是接通的，信号输入/输出相转换，噪声相混合或者输入/输出采样频率成为不定的，为将数据写入重新采样缓冲存储器的数据写地址或由缓冲存储器读出数据的数据读出地址互相趋近或交叉，从而由采样频率变换装置产生非连续的噪声。
为了平稳采样频率变换操作，就必须对存储器的读出地址如此来加以初始化，即要使得重新采样缓冲存储器的写地址与读出地址间之差的绝对值在为检测采样频率比的采样频率比检测操作稳定之后达到其最大值。不过，存储器读出地址的初始化是难以实现的操作并且在转换期间易于发生信号中断或噪声。
本发明一个目的就是要提供能解决上述问题的采样频率变换装置。
本发明的另一目的是提供一种采样频率变换装置，能够免除接通电源时的初始化操作、信号输入/输出倒转、噪声或不定的输入/输出采样频率，并且还能防止变换操作期间信号中断或噪声。
在一个方面，本发明提出的将输入信号的采样频率变换成一随意的采样频率的装置，包括有存放输入信号的存储装置、插入由所述存储装置读出信号的插入装置、和产生输入信号的采样频率与该随意采样频率之间的第一采样频率比和根据此第一采样频率比的用于压缩不定成分和执行采样频率变换的输入信号的采样频率和该随意采样频率间的第二采样频率比的控制装置。控制装置产生控制信号用于控制存储装置的地址信号和插入装置的插入因子，并用于根据所产生的地址信号和控制信号控制存储装置和插入装置来实现采样频率转换。
另一个方面，本发明提出的将输入信号的采样频率变换成一随意采样频率的装置，包括有存放输入信号的存储装置、插入由存储装置读出的信号的插入装置、检测一短期间内和一长期间输入信号的采样频率和该随意采样频率之间的采样频率比的采样频率比检测装置、以及响应采样频率比检测装置得到的短时间周期内的采样频率比和长时间周期内的采样频率比对存储装置和插入装置进行控制的控制装置。
在再一个方面，本发明提出的将输入信号的采样频率变换成一随机采样频率的装置，包括有存放输入信号的存储装置，插入由该存储装置读出的信号的插入装置，检测输入信号的采样频率与该随意采样频率间的采样频率比及根据此检测得值和一过去检测得的值检测一新采样频率比的采样频率比检测装置，和根据由采样频率比检测装置所得的新采样频率比控制存储装置和插入装置的控制装置。
再一个方面，本发明提出的将输入信号的采样频率变换成一随意采样频率的装置，包括有以写地址和随意改变的读出地址间之差存放输入信号的存储装置、插入由所述存储装置读出的信号的插入装置，和响应输入信号的采样频率与该随意采样频率之间的采样频率比控制由该存储装置读出的地址的存储器地址控制装置。
还有一个方面，本发明提出一种以随意改变的读出地址相对于 地址间之差对用于记录和再现数据的环形缓冲存储器加以控制的存储器访问控制装置。此存储器访问控制装置具有检测环形缓冲存储器的写地址与读出地址间之差的地址差检测装置，和理想地控制读出地址以便对地址差检测装置的检测得的地址差进行控制的读出地址优化控制装置。
对附图的简要说明：
图1说明一通常的采样频率变换装置中所采用的采样频率比检测电路的操作；
图2为表明本发明第一实施例的采样频率变换装置的方框图；
图3说明图2所示采样频率变换装置中所设置的采样频率比检测电路的操作；
图4为表明本发明第二实施例的采样变换装置的设置的示意方框图；
图5为表示图4中采样变换装置的控制器的配置的示意方框图；
图6说明图4采样变换装置的插入操作；
图7为表示本发明第三实施例方案的采样变检装置中所用控制器的配置的示意方框图；
图8说明图7所示采样频率变换装置中短期限采样频率比检测操作；
图9说明图7采样频率变换装置中长期限采样频率比检测操作；
图10为本发明第四实施方案采样频率变换装置中所采用采样频率比检测电路的示意方框图；
图11为本发明第五实施方案采样频率变换装置中所采用的采样频率比检测电路的示意方框图；
图12为本发明的第六实施方案采样频率变换装置中所用采样频率检测电路的示意方框图；
图13说明图12中所示采样频率变换装置所设置的采样频率比检测电路的操作；
图14为本发明第七实施例采样变换装置的配置的示意方框图；
图15说明图14采样频率变换装置的短期限采样频率比检测操作和长期限采样频率比检测操作；
图16为本发明第八实施例采样变换装置的配置的示意方框图；
图17为图16中采样频率变换装置中所用采样频率比检测装置和控制器的示意方框图；
图18为本发明第九实施例采样频率变换装置所用采样频率比检测电路的示意方框图；
图19为上述第一至第九实施例的采样频率变换装置中所用的可用作重新采样缓冲存储器的重新采样环形缓冲存储器的示意说明；
图20为控制环形缓冲存储器地址的地址控制器的示意方框图；
图21为存储器地址控制器的地址理想化控制电路的示意方框图；和
图22说明存储器地址控制器的操作。
现参照附图对按照本发明的采样频率变换装置和存储器地址控制器优选实施例作详细说明。
首先对照图2来说明第一实施例。
本发明第一实施例的目标是一种将输入端1的采样频率为Fsi的输入信号Dsi变换成重新采样时用随意的采样频率Fso信号Dso的采样频率变换装置，并实现输入系统与输出系统完全为异步工作的采样频率变换，即一种与输入和输出信号间的同步完全无关的自由变换比的采样频率变换。在下面的讨论中，将输入信号Dsi的采样频率Fsi称为输入采样频率Fsi，而将该随意采样频率Fso称作输出采样频率Fso。
本采样频率变换装置具有一写入和读出在输入端1输入的输入采样频率Fsi的输入信号Dsi的重新采样缓冲存储器2，和一用于插入该重新采样缓冲存储器2的输出信号的插入电路3。此采样频率变换装置还具有一控制单元9，用于由输入端5得到的输入采样频率Fsi和由输入端6所得的输出采样频率Fso检测当前采样频率比Rn，根据当前检测值Rn和前此当前值一检测周期的过去检测值Rn－1生成一新的采样频率比Rn New，根据此新采样频率比Rn New产生控制插入电路3的插入因数和重新采样缓冲存储器2的地址信号的控制信号，和根据所产生的地址信号和控制信号对重新采样缓冲存储器2和插入电路3进行控制来进行采样频率变换。插入电路3在控制单元9的控制下在输出端4输出具有输出采样频率Fso的信号Dso。
控制单元9具有一采样频率比检测电路7和一地址控制信号发生电路8。采样频率比检测电路7由输入采样频率Fsi和输出采样频率Fso检测当前采样频率比Rn，并根据此当前检测值Rn和前此当前值一检测周期的过去检测值Rn－1生成新采样频率比Rn New。地址控制信号生成电路8根据由采样频率比检测电路7检测得的新采样频率比Rn New产生控制重新采样缓冲存储器2的地址信号的控制信号和控制插入电路3的插入系数的控制信号。
采样频率比检测电路7由二倍当前采样频率比Rn减去过去检测得值Rn－1以求得新采样频率比Rn New。这等于将当前采样频率比Rn与过去检测得值Rn－1间之差ΔRn增加到当前采样频率比Rn来求得新采样比Rn New(如图3中所示)。这就是说，新采样频率比Rn New由下式决定
Rn NEW＝Rn＋ΔRn＋(Rn－Rn－1)＝2Rn－Rn－1 … (1)
这一新采样频率比Rn New被输往地址控制信号产生电路8。
地址控制信号产生电路8按照新采样频率产生一作为数据读出地址的重新采样时间地址，提供给重新采样缓冲存储器2。地址控制信号产生电路8还将数据写地址传送给重新采样缓冲存储器2。地址控制信号产生电路8将一数据写地址传送到重新采样缓冲存储器2。此地址控制信号产生电路8还按照新采样频率比Rn New产生用于在插入电路3中进行过采样的过采样因数选择控制信号和作线性插入的领先和随后线性插入因数(LIP·F·L·和LIP·F·T·)。
插入电路3按照重新采样时间地址利用例如FIR滤波来处理重新采样缓冲存储器2的输出数据以产生对应于该重新采样时间地址的二相邻的高阶插入数据，以便根据过采样因数选择控制信号和作线性插入的领先及随后线性插入因数来由此二数据的线性插入生成具有输出采样频率Fso的信号Dso。
采样频率变换装置就这样使得控制单元9的采样频率比检测电路7去检测新采样频率比Rn New和促成地址控制信号产生电路8根据此新采样频率比Rn New产生控制重新采样时间地址和插入因数的控制信号。因此这一采样频率变换电路就可能依靠插入电路3平稳地插入来进行采样频率变换而不致产生重新采样缓冲存储器2中的过溢或下溢，或者增加重新采样缓冲存储器2的容量。
现参照图4-6来说明本发明的第二实施例。
此第二实施例是针对一将输入端11的输入信号Dsi的采样频率Fsi重新采样成为具有随意的采样频率Fso的信号Dso、并实现采样频率变换的采样频率变换装置，其中输入系统与输出系统间是完全异步的，即采样频率变换是以一种不涉及到输入与输出信号之间的同步问题的自由变换比的情况进行的。
如图4中所示，本采样频率变换装置具有一8Fsi过采样滤波器12，用于对输入端11输入的输入信号Dsi作过采样成为频率为8Fsi的信号，和一重新采样缓冲存储器13，用于写和读现在具有频率8Fso的输入信号作过采样。此采样频率变换装置还具有一插入电路14，用于插入一重新采样缓冲存储器13的输出信号，和一控制单元26。控制单元26通过对输入端23上所出现的、N倍采样频率Fso的周期Tso(输出采样周期)的周期t(＝NTso)，以在输入端22输入的、等于采样频率Fso的整数倍的频率的输入参数时钟(输入主时钟)MCKi(＝MFsi)加以计数，以测量分辨率被改善的当前采样频率比Rn，以便根据当前的采样频率比Rn与先此当前值一检测周期的过去检测值Rn－1求得一新的采样频率比Rn New。该控制单元还按照新采样频率比Rn New产生控制插入电路14的插入因数和重新采样缓冲存储器13的地址信号的控制信号，并根据此地址信号和控制信号对重新采样缓冲存储器13和插入电路14进行控制以执行采样频率变换操作。此采样频率变换装置还具有一重新采样频率信号输出电路19和一限带滤波器20。重新采样频率信号输出电路19对插入操作由控制单元26控制的插入电路14的输出信号作二次采样以产生频率值等于2、4或8倍采样频率的输出采样频率Fso，并通过多路转换器19a选择这些频率之一。限带滤波器20对重新采样频率信号输出电路19的输出信号作频带限制并在输出端21输出具有输出采样频率Fso的输出信号Dso。
8Fsi过采样滤波器12所产生的采样频率8Fsi的数字信号输入到重新采样缓冲存储器13，如上所述。此重新采样缓冲存储器13为一20位的64字缓冲存储器(例如)，具有等于8倍输入采样频率时间的采样频率时间。
控制单元26具有一采样频率比检测电路24和一地址控制信号产生电路25。采样频率比检测电路24以输入端22的输入主时钟MCK1(＝M·Fsi)对输入端23所输入的周期t(＝NFso)进行计数来检测分辨率已被改善了的当前采样频率比Rn，并根据此当前采样频率比Rn和前此当前值一检测周期的过去检测值Rn－1求得新采样频率比Rn New。地址控制信号产生电路25根据新采样频率比Rn New产生控制插入电路14的插入因数和重新采样缓冲存储器13的地址信号的控制信号。
采样频率比检测电路24包括有以输入主时钟对输入端23输入的采样频率周期N·Tso进行计数的计数器30，和根据作为计数器30的计数输出的当前采样频率比Rn求取新采样频率比Rn New的算术逻辑单元37，见图5中所示。
算术逻辑单元31将当前采样频率比Rn加倍得2Rn并由其中减去过去采样频率比Rn－1以求得新采样频率比Rn New。
地址控制信号产生电路25利用加法电路32和触发器电路33对算术逻辑单元31所输出的新采样频率比Rn New值进行累加，以产生重新采样缓冲存储器13的数据读出地址。地址控制信号产生电路还按照新采样频率比Rn New产生用于插入电路14中所执行的过采样中的过采样因数选择控制信号和作线性插入的领先和随后插入因数(LIP·F·L和LIP·F·T·)。
数据读出地址、过采样因数选择控制信号及线性插入因数被安排成一数据串中的高位区数据、中间位区数据和低位区数据，并由地址控制信号产生电路25输出。
触发器电路33最好是一D触发器。由输入端24输入8Fso的时钟以保持与此第二实施例的输出信号的采样频率8Fso保持一致。如果输出信号的采样频率为4或2Fso，就能提供4或2Fso的时钟，而在输入端35输入一初始化信号SE。
参见图4，插入电路14具有针对领先线性插入因数的领先FIR滤波器15和针对随后线性插入因数的随后FIR滤波器17，用于对地址控制信号产生电路25由重新采样缓冲存储器13中读出的数据进行过采样并以过采样来处理数据。插入电路还具有一将过采样因数提供给领先线性插入因数的领先FIR滤波器15和随后线性插入因数的随后FIR滤波器17的因数ROM16，和一将领先线性插入因数的领先FIR滤波器15的输出信号和随后线性插入因数的随后FIR滤波器17的输出信号相加的加法电路18。因数ROM具有例如32个24位7字的过采样因数。
现参照图6说明插入电路14的操作。
重新采样缓冲存储器13按照地址控制信号产生电路25所提供的读出地址，以Tsi/8传送例如7个数据至领先线性插入因数的领先FIR滤波器15和随后线性插入因数的随后FIR滤波器17，如图6A中所示。领先线性插入因数的领先FIR滤波器15和随后线性插入因数的随后FIR滤波器17以因数ROM所提供的例如7个因数对由重新采样缓冲存储器13所得到的例如7个数据作卷积，以生成256个Fsi数据。
图6B表明这些256个数据中的二个相邻的数据。图6A和6B中被折线所包围的区域E1为Tsi/8，而图6B中被折线所包围的区域E2是相隔Tsi/8的256个Fsi的二相邻数据。
然后领先线性插入因数的领先FIR滤波器15和随后线性插入因数的随后FIR滤波器17将相隔Tsi/256的二相邻数据乘以地址控制信号产生电路25所提供的线性插入因数。领先线性插入因数的领先FIR滤波器15和随后线性插入因数的随后FIR滤波器17的滤波输出在加法电路18进行相加。以此来执行图6C中所示的线性插入。
重复进行过采样和线性插入，本变换装置就产生如图6D中所示的具有采样频率Fso的数据Dso。
现在解释线性插入过程。
在线性插入因数中，具有领先线性插入因数15和随后线性插入因数17。这些线性插入因数由地址控制信号产生电路25利用将新采样频率比Rn New进行累加所得的数据串(数据值)的低阶例如12位来产生。具体说，领先线性插入因数由低12位的反码数据来给定，而随后线性插入因数则由此低12位数据给定。
在图6C中，表明由线性插入因数乘以二相隔Tsi/256的数据Dsa、Dsb所得到的数据Dso。
插入电路14的输出数据为8个Fso数据。此8个Fso数据被导送到重新采样频率信号输出电路19，在此，该8个Fso数被进行二次采样以生成4个Fso或2个Fso数据。多路器19a选择此8个Fso、4个Fso或2个Fso数据中的一个。
带限滤波器20为一防止输出数据中产生混杂噪声的滤波器。如果输入采样频率Fsi高于输出采样频率Fso，就存在有产生混杂噪声的危险，因而就需要对多路器19a的输出信号作带宽限制。
在上述的采样变换装置中，控制单元26的采样频率比检测电路24检测公式(1)所代表的新采样频率比Rn New，其中不致引起误差累积，如图3中所示，而地址控制信号产生电路25则按照此新采样频率比Rn New生成控制重新采用时间地址和插入因数。从而就可能以本采样频率变换电路由插入电路14稳定的插入来进行频率变换而不引起重新采样缓冲存储器13中的过溢过下溢，或增加重新采样缓冲存储器13的容量。此外，此作为具有采样频率Fso的输出信号的输出信号Dso是没有混杂噪音的。
现在说明本发明的第三实施例。
与上述第一和第二实施例类似，本第三实施例是针对一将输入信号Dsi的采样频率Fsi重新采样成为具有随意的采样频率Fso的信号Dso的采样频率变换装置，是实现输入系统与输出系统完全异步的采样频率变换，即采样频率是以自由变换比、与输入和输出信号间的同步无关地进行的。在下面的描述中，输入信号Dsi的采样频率Fsi被叫做输入采样频率Fsi，而该随意采样频率Fso被称做输出采样频率Fso。本第三实施例的示意配置可参照说明上述第二实施例的示意配置的图4加以描述。本第三实施例与第二实施例间之差别在于控制单元26的实际配置和操作。
虽然现在参照图4并对照图7-9来说明第三实施例，因上述的原因，下面的说明中主要集中在关于控制单元26的实际结构和操作。
见图4，本第三实施例的采样频率变换电路包括有一8Fs过采样滤波器12，一重新采样缓冲存储器13，插入电路14，控制单元26，一重新采样频率信号输入电路19和一带限滤波器20。控制单元26以输入端22所提供的输入主时钟MCKi(＝M·Fsi)对一短时间期限ts和一长时间期限tl内，在输入端23上出现的周期t(＝NTso)进行计数，以产生此短时间期限ts和长时间期限tL的当前检测值Rns和Rnl，并根据此当前检测值Rns和Rnl及前此当前值一检测周期的过去检测值Rns－1和Rnl－1生成短时间期限ts和长时间期限tl内的新采样频率比Rns New和新采样频率比Rnl New。此控制单元还由新采样频率比Rns New和新采样频率比Rnl New之一生成控制重新采样缓冲存储器13的地址信号和插入电路14的插入因数的控制信号，并根据所生成的地址信号和控制信号对重新采样缓冲存储器13和插入电路14进行控制以产生采样频率变换比。
控制单元26具有一采样频率比检测电路24和一地址控制信号产生电路25。采样频率比检测电路24以输入端22提供的主时钟MCKi(＝MFi)对由输入端23输入的短期限周期ts和长期限周期tl进行计数来检测当前采样频率比Rns和Rnl值，并根据此当前采样频率比Rns和Rnl来求取该短期限周期ts和长期限周期tl内的新采样频率比Rns New和Rnl New。地址控制信号产生电路25根据新采样频率比Rns New和Rnl New产生控制插入电路14的插入因数和重新采样缓冲存储器13的地址信号的控制信号。
参看图7，采样频率比检测电路24包括一短期限计数器40，用于以输入端22的输入主时钟MCKi对在输入端23a进入的短时间周期ts的采样周期Ns·Tso进行计数，和一算术逻辑单元41，用于根据作为短期限计数器40的计数输出的当前采样频率比Rns求取短周期ts时的新采样频率比Rns New。检测电路24还包括一长期限计数器42，用于以插入端22的输入主时钟MCKi对在输入端23b进入的长时间周期tl的采样周期Nl Tso进行计数，和一算术逻辑单元43，用于根据作为长期限计数器42的计数输出的当前采样频率比Rnl求取此较长周期tl的新采样频率比Rnl New。此检测电路24另外还包括有一比较电路44，用于将算术逻辑单元41所得到的短周期ts时的新采样频率比Rns New与算术逻辑单元43所得到的长周期tl时的新采样频率比Rnl New行比较，和一选择电路45，按照比较器电路44的比较结果来选择并输出短周期ts时的新采样频率比Rns New或较长周期tl时的新采样频率Rnl New之一。
算术逻辑单元41将当前采样频率比Rns加倍成2Rns并由其中减除过去采样频率比Rns－1，以求得短周期ts时的新采样频率比Rns。这就等于增加一当前短周期ts时的新采样频率比Rns与先此采样频率比Rns当前值一检测周期的过去检测值Rns－1间的差值ΔRns，如图8中所示。就是说，短周期ts的新采样频率比Rns New成为
Rns NEW＝Rns＋ΔRns
＝Rns＋(Rns＋(Rns－Rns－1)＝2Rns－Rns－1 … (2)
另一方面，算术逻辑单元43将当前采样频率比Rnl加倍成2Rnl，并由其中减除过去采样频率比Rnl－1以求得长周期tl的新采样频率比Rnl New。这就等于增加一当前长周期时的采样频率比Rnl与先此采样频率比Rnl当前值一检测周期的过去检测值Rnl－1间的差值ΔRnl，如图9中所示。这就是说，长周期tl的新采样频率比Rnc New成为
RnL NEW＝RnL＋ΔRnL
＝RnL＋(RnL＋(RnL－RnL－1)＝2 RnL－RnL－1…(3)
算术逻辑单元41所得的短期限ts的新采样频率比Rns New和算术逻辑单元43所得的长期限Tl的新采样频率比Rnl New被送至比较器44。比较器44确定此短期限ts的新采样频率比Rns New与长期限tl的新采样频率比Rnl New是否在一定的精确度内相互一致。就是说，比较电路44对短期限ts的、具有较大位数的新采样频率比Rns New与长期限tl的具有较少位数的新采样频率比Rnc相比较。这一比较是针对取决于新采样频率比Rnl New的总位数和新采样频率比Rns New的总位数的新采样频率比Rns New的LSB的予定位数进行的。在这一状态下，此二频率比值可按照在一予设范围内的可能的一致来加以区分。当比较电路44发现新采样频率比Rnl New与新采样频率比Rns New在予定精度内互相一致时，就发出一选择控制信号至选择电路45以选择并输出长时间期限的新采样频率比Rnl New。相反，在当比较电路44发现新采样频率比Rnl New与新采样频率比RnsNew互相不一致时，就发出一选择信号去选择电路45以选择并输出短时间期限的新采样频率比Rns New。
选择电路45按照选择控制信号选择并输出长时间期限的新采样频率比Rnl New或者短时间期限的新采样频率比Rns New。
地址控制信号产生电路25利用一加法电路46和触发器电路47对由选择电路45所选择的新采样频率比Rnl New或新采样频率比Rns New进行累加以产生重新采样缓冲存储器13的数据读出地址。地址控制信号产生电路25还按照选择电路45所选定新采样频率的Rnl New或新采样频率比Rns New，产生针对插入电路14中进行的过采样所采用的过采样因子和作线性插入的领先和随后线性插入因子(LIP·F·L和LIP·F·T)的选择控制信号，并将所产生信号传送给插入电路14。
触发器电路47最好为一D触发器电路。由输入端48馈入的是与本第三实施例的输出信号的8Fso采样频率保持一致的8Fso时钟。自然，如果输出信号的采样频率是4Fso或2Fso，则就要传送4Fso或2Fso时钟。由输入端49输入初始化信号SE。
由于插入电路14的结构和运行与图4和6中所示的电路相同，所以为简单起见与之相应的说明从略。
采用本第三实施例的采样频率变换装置，采样频率比检测电路24输出新采样频率比Rnl New或新采样频率比Rnl New或新采样频率比Rns New，均不具有如图8或9中那样的误差积累，而地址控制信号产生电路25则产生控制重新采样时间地址或插入因子的控制信号。从而，就可能利用本第三实施例采样频率变换电路由插入电路14作平稳的插入来执行采样频率变换而不至在重新采样缓冲存储器13中产生过溢或下溢或者增加重新采样缓冲存储器13的容量。此外，以一具有采样频率为Fso的输出信号的输出信号Dso是避免混杂噪声的。
现在说明第四实施例。
由于本第四实施例如上述的第三实施例不同之处仅在控制单元26方面，所以为简单起见，在下面的叙述中将不对其余部件再作说明。
采用此第四实施例，在构成控制单元26的采样频率比检测电路24中省略掉长期限计数器42，如图10中所示，而代之以提供以短期限计数器40的长期限计数器42，如上述第三实施例中那样。
作为具有短期限计数器的短期限采样频率检测电路53的输出的新采样频率比Rns New，不仅被馈送到比较电路57和选择电路58，还送至加法电路54。原本在地址控制信号产生电路25中所采用的加法电路54，如图7中所示的加法电路中那样，可加以分时利用。这样，加法电路54利用一累加锁存器55对新采样频率比Rns New的值进行累加以相适应地生成新采样频率比Rnl New。这一新采样频率比RnlNew通过一长期限锁存器56被送至比较器电路57和选择电路58。
这样，利用本第四实施例，比较器电路57确定根据对输入端52上的输入信号的采样频率Fsi加以计数所得的计数输出的短期限新采样频率比Rns New与利用加法电路54和累加锁存器55对新采样频率比Rns New进行累加以及利用长期限锁存器56的分频时钟加以计数所得到的长期限tl时的新采样频率比Rnl New是否在予设的精度内相一致，而选择电路58则在相一致或不相一致的情况下分别选定和输出新采样频率比Rnl New或新采样频率比Rns New时钟分频器51对输入端50所提供的基准时钟进行分频，将所得的分频时钟传送到短期限采样频率比检测电路53，累加锁存电路55和长期限锁存电路56。从而就可能采用本第四实施例的采样频率变换电路省略掉长期限计数器，用插入电路14作平稳定的插入来进行频率变化，而不致引起重新采样缓冲存储器中的过溢和下溢或者增加重新采样缓冲存储器的容量。面且，此以具有采样频率Fso的输出信号作为输出信号Dso避免了混杂噪声。
现在解释第五实施例。
在本第五实施例中，图5中的第二实施例的采样频率比检测电路24被作成如图11中所示。
借助在本第五实施例采样频率变换装置中所采用的采样频率比检测电路24，将一在当前检测周期之前一检测周期的过去检测得的值由二倍当前采样频率比Rn中减去以求得一新的采样频率比Rn New。
由此，本第五实施例中，由一基准采样频率比检测电路63以分频时钟对输入端62上的输入信号的采样频率Fsi加以计数以产生当前采样频率比Rn，然后将其通过D触发器电路64和一反相电路65送往加法电路67，并由此加法电路通过一移位器66加到采样频率比Rn。移位器66产生二倍于当前频率比的频率比值，即2Rn，在触发器电路64和反相电路65产生一频率比值-Rn－1，它与前此当前采样频率Rn一检测周期的频率比值Rn－1的符号相反。这样，加法电路67所进行的算术运算就如等式(1)所示。时钟分频器61将输入端60输入的由基准时钟CR分频而得的分频时钟信号，导送至基准采样频率电路63和D触发器电路64。
这样，利用本第五实施例，由输入采样频率Fsi和输出采样频率Fso测量当前采样频率比Rn，并根据当前检测值Rn和过去检测值Rn－1来求得新采样频率比Rn New。因为利用地址控制信号产生电路25由新采样频率比Rn New能够不致产生如图3中那样的误差积累地产生重新采样时间地址，因而就能由插入电路14以平稳地插入来进行采样频率变换而不会在重新采样缓冲存储器中产生过溢或下溢或者增加重新采样缓冲存储器13的容量。
现在介绍第六实施例。
在本第六实施例中，图5所示的第二实施例中所采用的采样频率比检测电路24被作成如图12中所示那样。
基准采样频率比检测电路73依靠由输入端72的输入信号的采样频率Fsi经分频器71进行分频得到的分频时钟进行计数来检测当前采样频率比Rn。此当前采样频率比Rn经由一D触发器电路70和一反相器电路75被馈送到一加法电路76，在此它被加到当前采样频率比Rn。D触发器电路74和反相器电路75产生一符号与在当前值Rn之先一检测周期的值Rn－1相反的频率比Rn－1。这样，加法电路76即输出当前采样频率Rn与先此当前值Rn一检测周期的采样频率比Rn－1之差ΔRn。
差值ΔRn被送到乘法电路77和加法电路80。乘法电路77将差值ΔRn与一系数K(k＜1)相乘，并将所得乘积送往加法电路78。加法电路80将D触发器82的输出信号累加到差值ΔRn，如下面所述。
加法电路80的输出信号被馈送给乘法电路81，以便被乘以(1－k)。乘法电路81的输出信号被送至D触发器82，后者再根据由时钟分频器71提供的分频时钟对乘法电路81的输出信号进行计数，输出一先此当前比值m检测周期的比值。这样，由加法电路80、乘法电路81和D触发器电路82就组成一反馈电路，用来求取一无穹级数(1－k)m(ΔRn－m)。
此反馈电路的无穹级数(1－k)m(ΔRn－m)加在加法电路78被加进乘法电路77所得的运算结果KΔRn。加法电路78的加算结果被送入加法电路79，将加法电路78的加算输出加到当前采样频率比Rn以输出新的采样频率比Rn New。
时钟分频器71将由对输入端70所输入的基准时钟加以分频所得的分频时钟导向采样频率比检测电路73、触发器电路74和触发器电路82。
因而，采用第六实施例，由输入采样频率Fsi和数据采样频率Fso测量出当前采样频率值Rn，由D触发器74和反相电路75所得的KΔRn被合加进无穹级数(由加法电路80、乘法电路81和触发器82组成的反馈电路的输出(1－k)m(ΔRn－m)的总和，由m＝1至m＝无穹大)以给出由下式(4)所表明的新采样频率比Rn New：Rn.NEW=Rn+kΔRn+Σm=1∞(1-k)m(ΔRn-m)]]>其中ΔRn－Rn－1和K＜1。
采用本第六实施例，新采样频率比Rn New被输出到地址控制信号发生电路25。由于地址控制信号发生电路25有可能由新采样频率比Rn New不致带来误差累加地生成重新采样时间地址(如图13)，因而就能够依靠插入电路作平稳的插入来进行采样频率变换而不致引起重新采样缓冲存储器13中的过溢或下溢或者在增加此重新采样缓冲存储器13的容量。
现在参照图14说明第七实施例。
第七实施例包括有用于存放输入端101输入的输入采样频率为Fsi的输入信号Dsi的重新采样缓冲存储器102，和一用于插入由重新采样缓冲存储器102读出的信号的插入电路103。此第七实施例还有一采样频率比检测电路107和一控制器108。频率比检测电路检测输入端105提供的输入采样频率Fsi与输入端106来的输出采样频率Fso在一短时间周期内和一长时间周期内之比值。控制器108按照检测电路107所得出的短时间周期内的采样频率比和长时间周期内的采样频率比来控制重新采样缓冲存储器102和插入电路103。由控制器108控制其插入操作的插入电路103存输出端104输出具有给出采样频率Fso的信号Dso。
采样频率比检测电路107检测采样频率比Rs和采样频率比Rl，它的分别为短时间周期内和长时间周期内输入采样频率Fsi与输出采样频率Fso之比。
采样频率比检测电路107检测短时间周期内的采样频率比Rs与长时间周期内采样频率比Rl是否在予定的精度内相互一致。此检测电路107在相一致和不相一致的情况下分别选定为检测长时间周期的采样频率比Rl和为检测短时间周期的采样频率比Rs，并将所选定的值输出到控制器108。
控制器108根据采样频率比检测电路107所发送出的采样频率比值Rl或Rs产生作为数据读出地址的重新采样时间地址，传送到重新采样缓冲存储器102。另一方面，控制器108按照采样频率比Rl或Rs产生用于插入电路103执行过采样中所应用的过采样因子和领先和随后线性插入因子的选择控制信号，并将所产生信号传送给插入电路103。
插入电路103根据上述重新采样时间地址由重新采样缓冲存储器读出所需的数据，由例如进行FIR滤波来产生二相邻的与重新采样时间地址相关的，高阶插入数据，同时对所得数据作线性插入处理并对所得数据加以互相总合来产生具有输出采样频率Fso的信号Dso。
采样频率比检测电路107检测短时间周期内的采样频率比Rs与长时间周期内采样频率比Rl是否在予设精度内相互一至。检测电路107在相一致和非一致的情况下分别选定在长时间周期内检测的采样频率比Rl和在短时间周期内检测的采样频率比Rs，并将选定值输出给控制器108。
如果在一短时间周期ts内检测输入采样频率Fsi与输出采样频率Fso间之比的话，误差Es就如图15中的A那样变得较小，从而使得能对误差作高速反应。但是分辨率的减小使之难以保持高的准确性。相反，如果输入采样频率Fsi和输出采样频率Fso间之比在长时间周期tl内检测，误差El就变得较大，如图15中的B所示，从而使得能有高分辨率和准确度，虽然此时难以达到对误差的高速反应。为此，采样频率比检测电路107检测短时间周期内的采样频率比Rs与长时间周期内的采样频率比R1是否在予定的精确度内相互一致。检测电路107在相一致与非一致的情况下分别选定在长时间周期内检测的采样频率比Rl和在短时间周期内检测的采样频率比Rs，并将所选定的值输出至控制器108。
这种在予定精度内的检测可以仅仅对一定范围的比特位进行短时间周期内的采样频率比Rs与长时间周期内的采样频率比Rl间的比较来实现。例如，在以数字量来处理采样频率比中，这种比较是针对对应于采样频率比Rs的总位数的采样频率比Rl中高位端予定数量的毕特位与毕特位数较少的采样频率比Rs的总位数之间进行的。
结果，本第七实施例的采样频率变换装置就取决于采样频率比在高速重新采样时间地址产生与高精度重新采样时间地址产生之间来回转换，在如果采样频率的变化不在予定精度之内时按照高精度时产生的重新采样时间地址执行采样频率变换，而在如果采样频率的变化在予定的精度之内时则按照高速度时产生的重新采样时间地址执行采样频率变换。从而按本第七实施例就有可能防止重放音频信号因采样频率不同而使质量恶化，并实现自由地改变采样频率的混合。
现在对照图16和17说明第八实施例。
本第八实施例包括有一8Fsi过采样滤波器112，用于对图16中输入端111上的输入信号Dsi作过采样，输入采样频率为Fsi而过采样则为8Fsi；和一过采样缓冲存储器113，用于由该8Fsi写入和读出8Fsi输入信号。此第八实施例还包括有一插入由重新采样缓冲存储器113读出的信号的插入电路114，和一采样频率比检测电路124。采样频率比检测电路124在短时间周期和长时间周期内检测在分辨率上被改善了的采样频率比，其操作是以等于加在输入端122的采样频率Fsi的整数倍的输入基准时钟(等于M·Fsi的输入主时钟MCKi)对等于加在输入端123上的输出采样频率Fso的周期的N倍的输出采样周期t(t＝NTso)加以计数。此第八实施例还包括有一控制器125，一重新采样频率信号输出电路119和一带限滤波器120。控制器125按照采样频率比检测电路124所检测得的短时间周期内或长时间周期内的采样频率比来控制重新采样缓冲存储器113和插入电路114。重新采样频率输出电路119对插入操作受控制器125控制的插入电路114的输出信号的采样频率进行二次采样，将采样频率变换成等于插入电路114的输出信号的频率的2、4和8倍的输出采样频率Fso，并选择等于2、4和8倍的输出采样频率Fso中之一。带限滤波器120限定重新采样频率信号输出电路119的输出信号的带宽，并在输出端121输出具有输出采样频率Fso的输出信号Dso。
由8Fsi过采样滤波器112产生的具有采样频率8Fsi的数字信号，如上所述，被传送到重新采样缓冲存储器113。此重新采样缓冲存储器113是一20位64字的缓冲RAM，因而具有八倍输入采样频率时间大小的采样频率时间。
参照图17，采样频率比检测电路124包括有一短期限计数器130，用于以在输入端122馈入的输入主时钟MCKi对进入输入端123a的短时间周期ts时的整数倍采样周期NsTsc进行计数，和一锁存器131，用于锁存短期限计数器130根据采样周期NsTsc的计数输出。采样频率比检测电路124包括有一长期限计数器132，用于以在输入端122馈入的输入主时钟MCKi对进入输出端123b的长时间周期时的整数倍采样周期NlTsc进行计数，和一锁存器133，用于锁存长期限计数器132根据采样周期NlTsc的计数输出。采样频率比检测电路124还包括有一比较器电路134，用于进行锁存器131的锁存输出对锁存器132的锁存输出的比较，和一选择电路135用于按照比较器电路134的比较结果选择并输出控制125的锁存输出之一。
短期限计数器130以输入主时钟MCKi在采样周期NsTsc进行计数，而锁存器131锁存计数结果，以求取短时间周期ts内的采样频率比R5。另一方面，长期限计数器132以输入主时钟MCKi在采样周期NlTsc进行计数，而锁存器133锁存计数结果，以求取长时间周期tl内的采样频率比Rl。这就是说，在锁存器131时的锁存周期为短期限ts，而在锁存器133的锁存周期则为长期限tl。这些锁存周期ts和tl的选择是要使得采样频率比Rs与在假设的最大输入/输出采样频率比变化比期间的采样频率比RL的实际时间方面的误差相一致。
同时，输入主时钟MCKi具有较之采样周期NsTso或NLTso高得多的速率，其频率为输入采样频率的M倍，M为整数。
比较电路134确定采样频率比Rs是否在予定精度内与采样频率比RL相一致。如果比较器电路134发现采样频率比Rs是或不是与采样频率比相一致，即发出相应的选择控制信号至选择电路135。
选择电路135按照比较器电路134发出的选择控制信号选定并输出来自锁存器131或锁存器133的采样频率比Rs或RL。
比较器电路134对具有较大位数的采样频率比Rl与具有较小位数的采样频率比Rs进行比较。为进行这一比较，将采样频率比RL的由MSB至一对应于采样频率比Rs的总位数的予定位的一段毕特位与采样频率比Rs全部比特位相比较。从而能检测予定范围内的可能的一致性。如比较电路134发现采样频率比Rs与予定范围内的采样频率比Rl相一致，此比较电路就发出选择控制信号命令选择电路135选择和输出较长周期tl的采样频率比Rl。另一方面，如比较器电路134发现采样频率比Rs不与予定范围内的采样频率比Rl相一致，比较器电路就发出选择控制信号，命令选择电路135选择并输出较短周期ts的采样频率比Rs。
选择电路135按照上述的两个来自比较器电路134的选择控制信号，将较长周期tl的采样频率比Rl或较短周期ts的采样频率比Rs输出给控制器125的加法单元136。
参见图17，控制器125利用加法电路136和触发器电路139对来自采样频率比检测电路124的采样频率比Rs或Rl进行累加，以产生重新采样缓冲存储器113的数据读出地址。另一方面，控制器125借助加法电路136和触发电路139所产生控制信号，用来选择对插入电路114的过采样因子，和领先及随后的线性插入因子(LIP·F·L及LIP·F·I·)。
以上的读出地址、过采样因子选择控制信号和线性插入因子分别由控制器25作为高位区、中间位区和低位区输出。
触发器电路137最好为一D触发器。由输入端138提供的8Fso时钟为此第八实施例的输出信号的采样频率8Fso保持一致。如果所采用的输出信号的采样频率为4或2Fso，就提供4或2Fso时钟，同时在输入端35输入初始化信号SE。
参照图16，插入电路114包括有一领先线性插入因子的领先FIR滤波器L(LIP·F·L·)15和一随后线性插入因子的随后FIR滤波器(LIP·F·T·)17，用于对地址控制信号发生电路25按照控制器125所提供的作为数据读出地址的重新采样时间地址由重新采样缓冲存储器113读出的数据进行过采样，以及对数据作线性插入处理。此插入电路还具有一因子ROM116，提供过采样因子给领先线性插入因子的领先FIR滤波器115和随后线性插入因子的随后FIR滤波器117，和一加法电路118，用于将领先线性插入因子的领先FIR滤波器115的输出信号与随后线性插入因子的随后FIR滤波器117的输出信号相加。因子ROM16具有例如32位7字的过采样因子。
插入电路14的输出数据为8Fso数据。此8Fso数被导引至一重新采样频率信号输出电路119，对该8Fso数据作二次采样以产生4Fso或2Fso数据。多路器119a由8Fso、4Fso或2Fso数据中选择一个。
带限滤波器120为一防止输出数据中产生混杂噪声的滤波器。如果输入采样频率Fsi大于输出采样频率Fso，就存在着产生混杂噪声的危险，因此需对限定多路器119a的输出信号的带宽。
这样，本第八实施例采样频率变换装置就根据采样频率比在高速度重新采样时间地址产生与高精度重新采样时间地址产生之间进行转换，即在当采样频率不存在很大变化时，执行高精度采样频率变换，而在当采样频率发生重大变化时执行高速采样频率变换，从而保证了在高精度变换和高速度变换这两个内在并不相容的变换之间的兼容性。
现在参照图18说明第九实施例。
在本实施例中，具有短期限计数器的短期限采样频率比检测电路143的采样频率比Rs，以分时利用为控制器产生重新采样时间地址的加法电路144来进行累加，以产生相适应的采样频率比Rn而无须单独地设置如第八实施例中那样的短期限计数器130和长期限计数器132，从而就可能省去长期限计数器。
也就是说，采用本第九实施例，比较器电路147检测由按照时钟分频器141所给出的时钟对输入端142上的输入信号的采样频率加以计数所求得的短周期ts内的采样频率比Rs，与利用加法电路144和累加锁存器145将采样频率Rs进行累加然后再由长期限锁存器146利用分频时钟加以计数所得到的长周期tl内的采样频率比Rl是否一致。在不相一致的情况下，选择电路148就选定长周期tl内的采样频率比Rl，而在相一致的情况下选择电路148则选择短周期ts内的采样频率比Rs。被选定的频率比输出至一控制器。应指出的是，时钟分频器141对由输入端140进入的基准时钟CR加以分频，并将由此产生的时钟导引至短期限频率比检测电路143、累加锁存器电路145和长期限锁存电路146。
这样，本第九实施例就省去了长期限计数，并能促成采样频率比在重新采样时间地址的高精度产生和高速度产生之间作适应性转换，即按照采样频率方面是否存在有重大变化的情况来分别执行高精度采样频率变换和高速度采样频率变换。
同时，图19中示意作出的环状缓冲存储器可被用作第一至第九实施例中所用的重新采样缓冲存储器2、13、102和113。
这就是说，重新采样缓冲存储器2、13、102和113可以组构成如图19中所示的环状8Fs 20位64字的数据重新采样缓冲存储器。下面解释对此环状8Fs数据重新采样缓冲存储器的控制方式。
在第一至第九实施例中，由此环状8Fs数据重新采样缓冲存储器写入和读出数据由存储器控制信号产生电路8和25以及控制器108和125进行控制。这样，图14和16中所示的控制器108和125就给每一个均设计成8Fs数据重新采样环形缓冲存储器的重新采样缓冲存储器102、113提供数据读出和数据写入地址，同时也按照由采样频率比检测电路107、124所检测得的采样频率比提供数据读出地址到重新采样缓冲存储器102、113，以控制重新采样缓冲存储器102、113的写入和读出。这样，控制器108、125和采样频率比检测电路107、124就代表存储器地址控制器控制重新采样缓冲存储器102、113的地址和插入电路控制插入电路103、114。
参照图20说明由采样频率比检测电路124和控制器125组成的存储器地址控制装置。
存储器地址控制装置对为连续地在记录载体上记录和再现数据作成环形缓冲存储器的重新采样缓冲存储器113的地址进行控制，其读出地址相对于写入地址间之差可以任意改变。主地址控制装置包括有一控制器125，它由一检测写入地址和读出地址间之差的地址差检测电路132和一对读出地址实现优化控制来控制由地址差检测电路132检测得的地址差的地址优化控制电路134组成，以及一采样频率比检测电路124。
采样频率比检测电路124具有一计数器130，用来按由输入端122提供的输入主时钟MCK。对进入输入端123的时间周期t中的多重采样周期NTso进行计数，和一锁存器131用来锁存计数器130根据多重采样周期NTso的计数输出。
计数器130按输入主时钟MCKi对多重采样周期NTso加以计数，并由锁存器131锁存计数结果来求取周期t中的当前采样频率比R。
控制器125除地址差检测电路132和地址优化控制电路134外，还包括含有一加法电路135用于按照地址差检测电路132检测得的地址差将地址优化控制电路135的输出信号加到来自锁存器131的采样频率比R，一加法电路136对加法电路135的加算输出进行累加，以及一触发器电路137。
触发器电路137最好为一D触发器。输入端138输入8Fso时钟以保持与第二实施例的输出信号的采样频率8Fso一致。如果输出信号的采样频率为4或2Fso，则输入4或2Fso时钟，并在输入端139输入一初始化信号SE。
地址差检测电路132将由图21中所示的反相器140得到的写地址加到读出地址以求得读出地址和写入地址间之差。这种读出地址与写入地址间之差为一表明重新采样缓冲存储器113的裕量的量度。如果地址差殆尽，就表明重新采样缓冲存储器113中出现过溢状态。
地址差优化控制电路134是一个用于优化读出地址的控制电路，以使由地址差检测电路132检测得的地址差能被控制到一理想的值，它由一区域解码和锁存器134a、一D触发器134b和一地址优化编码器134c构成，如图21中所示。
地址差优化控制电路134对地址差检测电路132所检测得的地址差进行解码，并使得区域解码和锁存器134a及D触发器134b锁存和监测某一周期中相对于写/读出地址差的一绝对值最大点CT的该被检测得的地址差所占据的区域。地址差优化控制电路134按照所监测结果在地址优化编码器134c中产生一校正值，此值将被加法电路135加到采样频率比检测电路124所检测得的采样频率比R。
例如说，如果重新采样缓冲存储器13是一个具有20位64字容量的环形8Fs数据重新采样缓冲存储器，如图19中所示，存储器地址控制装置对读出地址Ar加以控制以使得数据写地址Aw和数据读出地址Ar能以相位差180°和32个字差运行。同时，存储器地址控制装置具有八个以4FsiT点作为CT的FsiT数据范畴地址。
如果由地址差检测电路132检测得的地址差在由CT－0.5FsiT到CT＋0.5FsiT的范围内，亦即在180°±0.5Tsi(±8Fsi采样)的范围内(图22的横座标口)，则存储器地址控制装置的地址优化控制电路134就输出0输出校正值到加法电路135。这样，存储器地址控制装置就仅仅利用加法电路136和D触发器电路137来对采样频率比检测电路124所检测得的采样频率比R进行累加以生成存储器读出地址。如果由地址差检测电路132所检测得的地址差不在由CT－0.5FsiT到CT＋0.5FsiT的范围内，亦即不在180±0.5Tsi(±8Fsi采样)的范围内，地址优化控制电路134就将由地址优化编码器134c得的校正值加到采样频率比R，依靠增加或减小读出地址，直至地址差的绝对值成为等于最大值CT(＝180°)。另外，电路132利用加法电路136和D触发器电路137对校正值进行累加来产生存储器读出地址。
具体说，如果由地址差检测电路132所检测得的地址差处在由CT－0.5FsiT至2FsiT(如图21中横座标口所示)的范围内，地址优化控制电路134就在加法电路135中将一校正值加到采样频率比R。此校正值被设置得成为一虚设的读出地址即虚拟读出地址的LSB的两倍。如果地址差为由CT－2FsiT至CT－2FsiT，此电路134就将一由虚拟地址的LSB的256倍优化得的校正值加到采样频率比R。如果地址差为CT－3FsiT至CT－2FsiT，电路135就将由虚拟地址的LSB的32768倍优化得的校正值加到采样频率比R。
另一方面，如果地址差检测电路132检测得的地址差在由CT＋0.5FsiT至CT＋2FsiT的范围内，地址优化控制电路134就在加法电路135中将由虚拟地址的LSB的两倍优化得的经反相的校正值加到(即实际上为减去)采样频率比R。如果地址差在由CT＋2FsiT至CT＋3FsiT的范围内，地址优化控制电路134就在加法电路135中将由虚拟地址的LSB的256倍优化得的经过反相的值加到(实际是减去)采样频率比R。另一方面，如果地址差在由CT＋3FsiT至CT＋4FsiT的范围内，地址优化控制电路134就在加法电路135中将由虚拟地址的LSB的32768倍所优化得的经过反相的校正值加到(实际上是减去)采样频率比R。
这就是说，地址优化控制电路134对读出地址进行校正直到其相位差成为等于180°，为实现这一目的，在当地址差检测电路132所检测得的地址差，亦即读出相位，由180±0.5Tsi偏离到±2Tsi时，在由虚拟读出地址的LSB起的第二位上加或减1，在当读出相位由180±2Tsi偏离到180±3Tsi或更高时，在虚拟地址的第八位上加或减1，而在当读出相位偏离180±3Tsi或更高时则在第15位上加或减1。
这样，存储器地址控制装置在接通电源期或者在输入信号或输出信号采样频率转换期间当读出地址相位大大超前或滞后时采用大的校正值设置高速度时的理想相位，而在采样频率变化期间当地址相位在中等程度上超前或滞后时则利用适中的校正值不对信号干优地设定理想相位。另一方面，如果地址相位仅仅稍有超前或滞后，存储器地址控制装置就用一小校正值来设定不干扰信号的理想相位。这就是说，依据信号的偏离状态来取用理想校正值就能够相兼容地进行高速度变换和高精度变换。