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1、10申请公布号CN104090859A43申请公布日20141008CN104090859A21申请号201410295235822申请日20140626G06F13/4020060171申请人北京邮电大学地址100876北京市海淀区西土城路10号72发明人余文宁建国李艳梅马天宝任会兰姚文斌54发明名称一种基于多值逻辑电路的地址译码方法57摘要本发明涉及一种基于多值逻辑电路的地址译码方法，特别涉及一种单次访问多个存储单元的地址译码方法，属于数字电路技术领域。采用2N个与门组成，形成的地址译码方法具有2N个输入端，将需要选择的存储单元的2N位地址信号分别送至地址译码方法的2N个输入端，地址译码方。
2、法的2N个与门分别进行与运算，如果结果为1，则选择相应的存储单元，以驱动相应的读写电路。具有多值寻址的优点，实现了存储数据的同时读、写，能应用于新型的存储或处理器件,支持数据的并行处理。51INTCL权利要求书1页说明书3页附图1页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书3页附图1页10申请公布号CN104090859ACN104090859A1/1页21一种基于多值逻辑电路的地址译码方法，其特征在于包括2N个与门，具有2N个输入端，N为十进制数，分为N组，分别为ANAN0|AN1,AN1AN10|AN11,，A1A10|A11，其中AIJ取值0或者1，I,J1,N。
3、；其中各个与门具有N个输入端，依次为每个与门有一个输出端，2N个与门的输出即为地址译码方法的输出,2N个输出分别与2N个存储单元的字选择线相连接；1代表输出端高电位，用来选择所要访问的存储单元，驱动相应的读写电路，0代表输出为低电平，相应的存储单元不被选中；地址译码方法的输入输出方程为其中表示与逻辑运算，等式右边每个输出用“,”分隔开。2根据权利要求1所述的一种基于多值逻辑电路的地址译码方法，其特征在于将需要选择的存储单元的2N位地址信号分别送至地址译码方法的2N个输入端，地址译码方法的2N个与门分别进行与运算，如果结果为1，则选择相应的存储单元，以驱动相应的读写电路。3根据权利要求1所述的一。
4、种基于多值逻辑电路的地址译码方法，其特征在于一个地址信号能够寻址到多个存储单元。权利要求书CN104090859A1/3页3一种基于多值逻辑电路的地址译码方法技术领域0001本发明涉及一种基于多值逻辑电路的地址译码方法，特别涉及一种单次访问多个存储单元的地址译码方法，属于数字电路技术领域。背景技术0002地址译码方法工作原理与分子计算原理类似。分子计算以缄基A、T、C、G编码的DNA为“数据”，以DNA生化反应为“运算”，反应前的DNA作为问题的“输入”，反应后DNA为“输出”，经多项式时间“运算”，最终获得并读出“答案”。0003分子计算是一种基于空间的处理模式，它通过高效的信息编码和巨大的。
5、并行存储及处理系统，能同时生成、处理和存储指数个数据，实现指数的加速计算和时空复杂性转换。0004分子计算的编码中的A,T,G,C可以通过,0,1,这样的四值逻辑来模拟，四个碱基就相当于四个状态。0005对于多值译码器，表示一个都不选中，0表示选中0单元，1表示选中1单元，表示同时选中0,1单元。0006DNA作为信息的载体，存储容量是非常大的，一次能够生成多个数据，但是容器中DNA存在不可控性，且DNA链使用后不可复用等劣势。利用集成电路技术的形式来实现DNA计算的结构，从而很好地结合二者的优点，实现一个新的体系结构。0007按照传统的地址译码器，如果要选择某一存储单元，就将此单元的地址信号。
6、给地址译码器，地址译码器把用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，进而选择所要访问的存储单元，一次只能选择一个存储单元。新的体系结构要求一次能够同时访问多个存储单元。发明内容0008本发明的目的是为解决现有技术一次只能选择一个存储单元的问题，提供了一种基于分子计算的并行访问地址译码方法，能够同时对N的指数次方的存储空间进行同时读写操作，实现并行性。0009本发明用电子的方式实现四值逻辑，在本发明中，四值逻辑的每一位用二进制的两位来表示，00表示没有选中存储单元，01表示表示选中地址为0的存储单元，10表示选中地址为1的存储单元，11表示随机选中0或者1存储单元。00。
7、10一种基于分子计算的并行访问地址译码方法采用2N个与门组成，形成的地址译码方法具有2N个输入端N为十进制数，分为N组，分别为ANAN0|AN1,AN1AN10|AN11,A1A10|A11，其中AIJ取值0或者1，I,J1,N。0011其中各个与门具有N个输入端，依次为0012说明书CN104090859A2/3页40013每个与门有一个输出端，2N个与门的输出即为地址译码方法的输出,2N个输出分别与2N个存储单元的字选择线相连接；1代表输出端高电位，用来选择所要访问的存储单元，以便驱动相应的读写电路，0代表输出为低电平，相应的存储单元不被选中。0014地址译码方法的输入输出方程为00150。
8、016表示与逻辑运算，每个输出用“,”分隔开。0017本发明的并行访问地址译码方法的工作原理为将需要选择的存储单元的2N位地址信号分别送至地址译码方法的2N个输入端，地址译码方法的2N个与门分别进行与运算，如果结果为1，则选择相应的存储单元，以驱动相应的读写电路。0018多值译码器其特征在于一个地址信号能够寻址到多个存储单元。0019有益效果0020本发明的并行访问地址译码方法具有多值寻址的优点，实现了存储数据的同时读、写，能应用于新型的存储或处理器件,支持数据的并行处理。附图说明0021图1为规模为8的地址译码方法的逻辑框图；0022图2为规模为8的地址译码方法的电路图。具体实施方式0023。
9、地址译码方法负责根据需求选中工作的单元，未选中的单元不工作。传统的计算机中，地值译码器每次译码只能驱动或访问一个存储单元。但是，分子计算的算法要求能够一次选中一个或多个单元,所以需要一个不同以往的地址译码器。本系统中的地址译码方法利用四值逻辑的思想来实现。例如，若AI01,AI11,则CSI11IN,即选中所有的2N个存储单元，由此类推，可根据需要一次选中相应的多个存储单元。0024分子计算的编码中的A,T,G,C可以通过,0,1,这样的四值逻辑来模拟，四个碱基就相当于四个状态。0025四值逻辑的四种逻辑状态，表示一个都不选中，0表示选中0单元，1表示选中1单元，表示同时选中0,1单元。电子系。
10、统中，00、01、10、11分别代替,0,1,。0026用一个包含8个存储单元规的存储器为例，地址译码方法需要236个输入信号。0027表1二值与四值逻辑转换0028A00101A10011四值逻辑01说明书CN104090859A3/3页500290030表28个功能单元的多值译码器连接表0031A31A30A21A20A11A10选通111CS0111CS1111CS2111CS3111CS4111CS5111CS6111CS70032CS0A30ANDA20ANDA10,同理有0033CS1A30ANDA20ANDA11,0034CS2A30ANDA21ANDA10,0035CS3A30。
11、ANDA21ANDA11,0036CS4A31ANDA20ANDA10,0037CS5A31ANDA20ANDA11,0038CS6A31ANDA21ANDA10,0039CS7A31ANDA21ANDA110040多值译码器输入为01_01_01时,A10、A20、A30为1，得CS01，即选中单元000；多值译码器输入为11_01_11时得CS01、CS11、CS41、CS51,即选中单元000,001,100,101；若输入为11_11_11则八个存储单元全部选中；以此类推可得，一次输入可以选中若干个存储单元。0041对于规模为2N的阵列存储器来说，其对应的多值译码器的编码规则与规模为8的阵列存储器原理一样。0042以上通过具体实施方式和范例性实例已对本发明进行详细说明，不过这些实施方式和实例仅是说明性的，并不对本发明的保护范围构成任何限制，在不偏离本发明精神和范围的情况下，本领域技术人员能对本发明及其实施方式进行多种改进、等价替换或修改，这些均落入本发明的保护范围内。本发明的保护范围以所附权利要求书为准。说明书CN104090859A1/1页6图1图2说明书附图CN104090859A。