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1、10申请公布号CN104115458A43申请公布日20141022CN104115458A21申请号201280069170422申请日20121219116196120111219FRH04L25/02200601G06F13/4220060171申请人法雷奥电机控制系统公司地址法国瑟吉圣克里斯托夫72发明人V贝奎特O加罗特74专利代理机构北京市柳沈律师事务所11105代理人葛青54发明名称用于在至少一个第一系统和至少一个第二系统之间通信的方法57摘要本发明涉及一种用于在至少一个第一系统2和至少一个第二系统3之间经由全双工同步串行链4通信的方法，该链能够在所述系统2、3之间同时发送数据，所。
2、述数据包括从第一系统2至第二系统3的至少一个消息12；43，从第二系统3至第一系统2的至少一个消息16；45，和时钟信号13；44。根据本方法第二系统3接收由第一系统2发送的消息12；43和时钟信号13；44，它们被延迟并基本同相；第二系统3将消息16；45发送给第一系统2；被第二系统3接收的时钟信号13；44与被第二系统3发送的消息16；45一起被返回17；46到第一系统2；和第一系统2接收由第二系统3发送的消息16；45和返回的时钟信号17；46，它们被延迟并基本同相。30优先权数据85PCT国际申请进入国家阶段日2014080586PCT国际申请的申请数据PCT/FR2012/05298。
3、92012121987PCT国际申请的公布数据WO2013/093336FR2013062751INTCL权利要求书2页说明书8页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书8页附图3页10申请公布号CN104115458ACN104115458A1/2页21一种用于在至少一个第一系统2和至少一个第二系统3之间通过全双工同步串行链4通信的方法，该链能够在所述系统2、3之间同时发送数据，所述数据包括从第一系统2至第二系统3的至少一个消息12；43，从第二系统3至第一系统2的至少一个消息16；45，和时钟信号13；44，在方法中；第二系统3接收由第一系统2发送的消息。
4、12；43和时钟信号13；44，所述消息12；43和时钟信号13；44被延迟并基本同相，第二系统3将消息16；45发送给第一系统2，被第二系统3接收的时钟信号13；44与由第二系统3发送的所述消息16；45一起被发回17；46到第一系统2，和第一系统2接收由第二系统3发送的消息16；45和发回的时钟信号17；46，所述消息16；45和发回的时钟信号17；46被延迟并基本同相。2如权利要求1所述的方法，其中，链是串行外围接口SPI类型的链4。3如权利要求1或2所述的方法，其中，第一系统2是主系统，且其中，第二系统3是从系统。4如权利要求1至3中的任一项所述的方法，其中，电流绝缘件22；52、53。
5、插置在第一系统2和第二系统3之间，并且其中，全双工同步串行链4跨过该绝缘件。5如权利要求1至3中的任一项所述的方法，其中，全双工同步串行链4没有跨过电流绝缘件，并且其中，链4具有几米以上的长度，特别是3米以上。6如权利要求1至5中的任一项所述的方法，其中，全双工同步串行链4具有以大于或等于5MBITS/S的速度，特别是等于10MBITS/S、特别是20MBITS/S的量级。7如权利要求1至6中的任一项所述的方法，其中，第一系统2包括负责在链4上传送数据的第一半双工模块10；40和负责接收在链4上发送的数据的第二半双工模块14；41。8如权利要求1至7中的任一项所述的方法，其中，第二系统3包括负。
6、责与主系统2通信的全双工模块18；48。9如权利要求1至8中的任一项所述的方法，其中，第一系统2是主系统，且包括可编程逻辑电路FPGA。10如权利要求1至8中的任一项所述的方法，其中，第一系统2是从系统，且包括微控制器或微处理器。11如前述权利要求中的任一项所述的方法，其中，在链4上发送的数据包括意图施加到逆变器的开关的占空比值和被测量的电流值。12如权利要求11所述的方法，其中，第一系统2和第二系统3中的一个与占空比值的发生器8相互作用，第一系统2和第二系统3中的另一个与包括逆变器和电马达6的电路相互作用。13一种在至少一个第一系统2和至少一个第二系统3之间的全双工同步串行链4，该链4包括第。
7、一电线30，在所述系统2、3之间延伸，并允许一个或多个消息12；43从第一系统2传送到第二系统3，权利要求书CN104115458A2/2页3第一电线32，在所述系统2、3之间延伸，并允许一个或多个消息16；45从第二系统3传送到第一系统2，和第三电线31，在所述系统2、3之间延伸，并允许由第一系统2产生的时钟信号13；44传送到第二系统3，链4此外包括第四电线33，该第四电线33链接第三电线31的区域35和第一系统2。14如权利要求13所述的链，第三电线31的区域35定位在第三电线31上，以使得将时钟信号发回到第一系统2，该时钟信号与由第二系统3接收的时钟信号大体相同。15一种通信系统，在一。
8、个第一系统2和一个第二系统3之间电流绝缘，包括如权利要求13或14所述的链4，和被所述链跨过的电流绝缘件22；52、53，当链4从第一系统沿第二系统3的方向延伸时，第三电线31的所述区域35设置在绝缘件22；52、53的下游。16一种组件1，包括如权利要求15所述的通信系统，第一主系统2，特别地包括可编程逻辑电路FPGA，和第二从系统3，链4没有除了第一电线30、第二电线32、第三电线31和第四电线44之外的任何其他电线。17一种组件1，包括如权利要求15所述的通信系统，第一从系统2，特别地包括微控制器或微处理器，和第二主系统3，链4包括第五电线51，所述第五电线51链接第一系统2并跨过电流绝。
9、缘件。权利要求书CN104115458A1/8页4用于在至少一个第一系统和至少一个第二系统之间通信的方法技术领域0001本发明涉及利用全双工同步串行链进行的至少一个第一系统和至少一个第二系统之间通信。0002在本发明的范围下，全双工链是允许双向和同步数据交换的链。0003本发明，特别地但非排他地，应用于在驱动电子开关诸如晶体管中涉及的系统之间的通信。背景技术0004第一和第二系统例如嵌入在混合动力或电动机动车辆中，且可涉及插置在电池和由该电池供电的车辆的电马达之间的逆变器的驱动。逆变器可还是，或在一变体中是，逆变器/充电器电路的一部分，其能够连接到电网以为电池充电。0005已知的实践是使用全双。
10、工同步串行链以在两个系统之间通信。0006图1示出根据摩托罗拉开发的SPI串行外围接口协议的进行通信的已知例子。具有20MBITS/S速度的全双工同步串行链建立在一个第一系统100和一个第二系统101之间，以将数据从一个系统发送至另一个。在所示例子中，第一系统100包括微控制器，第二系统101包括可编程逻辑电路还称为FPGA。该链包括三个电线104、105和106，分别用于将一个或多个消息110从第一系统100发送至第二系统101，将一个或多个消息111从第二系统101发送至第一系统100，和发送由第一系统100产生的时钟信号112。0007在每个电线处，发送在数据中引起延迟，其可从一个电线到。
11、另一个电线是基本恒定的。在适当的情况下，如图1所示，第四电线107可被提供，以允许第二系统101对通信序列计时。0008由数据在链上的发送引起的延迟必须与用于全双工通信希望获得的速度相匹配，例如至少5MBITS/S的速度，特别是10MBITS/S，或甚至20MBITS/S。0009每条电线越长，延迟越长。当电线的长度不是很大时，当链跨过插置在第一系统和第二系统之间插置的电流绝缘件时由链引起的延迟可变长。0010图2示出这样的情况。电流绝缘件109的安装在上述汽车应用中是被期望的，以保护过低电压部件根据IEC60038标准的ELV，即具有低于50V的交流电压和低于120V的直流电压不受被需要用于。
12、为电马达或电池供电的低电压根据IEC60038标准的LV，即，交流在50至1000V之间和直流在120至1500V之间影响。该电流绝缘件109例如利用变压器获得。0011被绝缘件109的链的每个电线104至106跨过易使在链上发送的数据拖延一延迟，该延迟具有的值接近用于期望速度的时钟信号的周期的四分之一。在所述的例子中，数据可被延迟20NS至60NS，而时钟信号具有在50NS至200NS的周期。0012无论延迟是否由于电流绝缘件109的存在、链长度或甚至二者，该延迟都影响链的操作，因为第一系统100没有接收来自第二系统101的与其产生的时钟信号112同相的说明书CN104115458A2/8页。
13、5消息，从而其不能正确对该消息采样。第二系统101本身接收来自第一系统100的消息110，该消息不再与其也接收的时钟信号112同相，从而其不能正确地对其所接收的消息110采样。0013在图2情况下的电流绝缘件109与多个通道每个电线一个通道的使用可允许第二系统101对其从第一系统100接收的消息正确采样。实际上，假定绝缘件的每个通道在被发送数据上引起基本相同的延迟，第二系统101接收由第一系统100发射的与时钟信号112基本同相的消息110。0014另一方面，如图2所示，由第二系统101发射的消息111和时钟信号112不同相，从而从第一系统100看，问题依然存在。0015一个可行的方案是减小通。
14、信速度，例如减小到小于5MBITS/S的值，和/或使消息的发射被从系统偏移。0016但是，这样的方案不允许在许多应用包括汽车领域中期望的高速通信。发明内容0017本发明具有的目的是使得可以制造允许高速的全双工同步串行链，特别是在5MBITS/S以上，例如10MBITS/S的量级，或甚至20MBITS/S的量级，尽管该链在由后者发送的数据上引起延迟。0018根据本发明的一个方面，本发明可以利用用于在至少一个第一系统和至少一个第二系统之间通过全双工同步串行链通信的方法实现该目的，该链能够在所述系统之间同时发送数据，该数据包括从第一系统至第二系统的至少一个消息，从第二系统至第一系统的至少一个消息，和。
15、时钟信号，0019在方法中；0020第二系统接收由第一系统发送的消息和时钟信号，所述消息和时钟信号被延迟并基本同相，0021第二系统将至少一个消息发送给第一系统，0022被第二系统接收的时钟信号与被第二系统发送的所述消息一起被发回到第一系统，和0023第一系统接收由第二系统发送的消息和发回的时钟信号，它们被延迟并基本同相。0024上述方法使得可以获得具有高速的全双工同步串行链，而没有由在链上发送数据引起的延迟，防止第一系统和第二系统对它们与时钟信号同步接收的消息进行采样。0025链可同时发送由第二系统发送至第一系统的消息和发回到第一系统的时钟信号。这些数据同相地到达第一系统。大体相等的延迟可被。
16、链施加到由第二系统发送至第一系统的消息和发回到第一系统的时钟信号。该延迟可与由链施加到从第一系统发送到第二系统的数据的延迟相同。在变体中，链可从一个数据发送方向到另一数据发送方向施加不同延迟。0026第一系统可以是主系统，即，其是主动触发与第二系统的通信的系统，该第二系统则是从系统。0027在变体中，第一系统是从系统，第二系统是主系统。说明书CN104115458A3/8页60028全双工同步串行链有利地是串行外围接口SPI类型的链。在通信的范围内，时钟信号由第一系统产生。0029链可包括三个电线，它们设置在第一系统和第二系统之间且分别将消息从第一系统发送到第二系统、将消息从第二系统发送到第一。
17、系统和发送时钟信号。第四电线可被设置在第三电线的一区域和第一系统之间，以将由第二系统接收的时钟信号发回第一系统。特别地，所述区域靠近第二系统，与靠近第一系统相比，更靠近第二系统。所述区域可发现在第二系统的输入端处，在链侧。所述区域可定位为使得将基本等于由第二系统接收的时钟信号的时钟信号发回第一系统。0030每个电线可以是单向的，或并非如此。0031在本发明的第一实施模式中，电流绝缘件插置在第一系统和第二系统之间，全双工同步串行链跨过该绝缘件。在这样的情况下，由链在该链上发送的数据上引起的延迟完全或部分地由该电流绝缘件导致。其可以例如是变压器。0032电流绝缘件例如是多通道的，链的每个电线被接收。
18、在绝缘件的其中一个通道中。0033在本发明的该第一实施模式中，当从第一系统移动到第二系统时，第三电线的有第四电线引出的区域设置在电流绝缘件的下游。0034在本发明的第二实施模式中，没有电流绝缘件被全双工同步串行链跨过。该链具有超过几米的长度，例如三米，由链在在该链发送的数据上引起的延迟完全或部分地由链的长度导致。0035在本发明的该第二实施模式中，当链行进时，第三电线的有第四电线引出的区域可更靠近第二系统而非第一系统。第三电线的所述区域特别是在链的最靠近第二系统的三分之一处，特别是四分之一处、特别是十分之一处，链包括三个三分之一，特别是四个四分之一、特别是十个十分之一。第四电线可在第二系统的输。
19、入端水平处在第三电线上开始，在链侧。0036根据第三实施例，由链在该链上发送的数据上引起的延迟部分地由跨过电流绝缘件导致，以及部分地由链的长度导致。0037根据本发明的方法可由此使得可以确保链的良好操作而没有其可引起的相对较长的延迟，该延迟特别是大小为用于期望通信速度的时钟信号周期的四分之一的量级。0038全双工同步串行链优选地以大于或等于5MBITS/S的速度操作，特别是大于或等于10MBITS/S、特别是等于20MBITS/S。时钟信号的周期特别地低于200NS，特别地低于100NS，特别是为50NS的量级。0039第一系统可包括负责在链上传送数据的第一半双工模块和负责接收在链上发送的数据。
20、的第二半双工模块。0040第二系统可包括负责与第一系统通信的全双工模块。0041通过这样的第一系统和这样的第二系统，消息与时钟信号同相地被第一系统发送。假定该链在适当的情况下经由多通道电流绝缘件在这些数据上引起同一延迟，特别是在每条电线上，这些数据跨过电流绝缘件并保持基本同相。第二系统的全双工模块读取其相对于时钟信号接收的消息，这些数据被同相地接收。0042第二系统的全双开模块则可发送与时钟信号同相的消息给第一系统，该时钟信号是第二系统接收的且被发送回到第一系统。该消息和时钟信号被跨过电流绝缘件发回，且说明书CN104115458A4/8页7以相同延迟被拖延到达第一系统的第二模块处。第一系统的。
21、第二模块则读取相对于被接收的时钟信号被接收的消息。0043每个模块可接收与其还接收的时钟信号同相的消息，从而第一系统和第二系统可满意地对它们所接收的数据采样，甚至以5MBITS/S以上的速度，特别是在10MBITS/S以上，例如等于20MBITS/S。0044根据本发明，当使用多通道绝缘件时，该绝缘件不是必须提供引起的延迟值或相对于该延迟值的精确度方面的特定性能，因为该延迟通过时钟信号的发回而被补偿。唯一的约束涉及，从一个通道到另一个通道，对于每个发送方向或甚至对于两个发送方向，基本相等的延迟被电流绝缘件引入。0045第一系统可以是主系统。当其是主系统时，第一系统可包括可编程逻辑回路FPGA。。
22、在该情况下，第二系统是从系统，且其可包括微控制器或微处理器。在该情况下，可用仅四个电线来形成链，这意味着，当提供电流绝缘件时，仅四个电线必须被绝缘。关于图2所示的链，不是必须将链接第一系统和第二系统的附加电线绝缘用于对通信计时，该计时利用由第一系统的第一模块传送的时钟信号执行。0046在变体中，第一系统可以是从系统。当其是从系统时，第一系统可包括微控制器或微处理器，第二系统则是主系统，并包括FPGA。在该情况下，可以必需提供另外的电线用于通信的计时。安装为与被上述四个电线跨过的绝缘件并行的附加电流绝缘件可设置在第一系统和第二系统之间。0047在链上发送的数据可包括意图施加到逆变器的开关的占空比。
23、值和被测量的电流值。在链上发送的但除了非时钟信号之外的数据可包括上述占空比值和被测量的电流值。在变体中，链可发送其他数据以及时钟信号、占空比值和被测量的电流值。0048在本方法的一个应用中，第一系统和第二系统的一个与占空比值的发生器相互作用，第一系统和第二系统的另一个与包括逆变器和电马达的电路相互作用。0049第一系统例如是主系统，且例如与电路相互作用，第二系统例如是从系统，且与占空比值的发生器相互作用。0050在变体中，作为从系统的系统与电路相互作用，作为主系统的系统与占空比值的发生器相互作用。0051根据本发明的另一方面，本发明的另一主题是一种在至少一个第一系统和至少一个第二系统之间的全双。
24、工同步串行链，该链包括0052第一电线，在所述系统之间延伸，并允许一个或多个消息从第一系统传送到第二系统，0053第二电线，在所述系统之间延伸，并允许一个或多个消息从第二系统传送到第一系统，0054第三电线，在所述系统之间延伸，并允许由第一系统产生的时钟信号传送到第二系统，0055链此外包括第四电线，该第四电线链接第三电线的一区域和第一系统。0056第四电线特别地允许由第一系统发送且由第二系统接收的被链延迟的时钟信号发回第一系统，这使得可以获得上述优点。0057上述关于通信方法提到的全部或部分特征可与链的上述定义结合，特别是关于第说明书CN104115458A5/8页8三电线的引出第四电线的区。
25、域的位置的特征。0058根据本发明的另一方面，本发明的另一主题是一种通信系统，在一个第一系统和一个第二系统之间电流绝缘，包括0059如上限定的链，和0060被链跨过的电流绝缘件，当链从第一系统沿第二系统的方向延伸时，第三电线的所述区域设置在绝缘件的下游。0061第四电线允许时钟信号发回第一系统且由此伴随由第二系统发送到第一系统的消息，该时钟信号通过跨过绝缘件经历与由第一系统发送到第二系统的消息相同的延迟。该消息和该时钟信号有利地被第一系统同相地接收，被拖延同一个延迟，该延迟等于或不等于由链施加到从第一系统发送到第二系统的数据的延迟。0062根据本发明的另一方面，本发明的另一主题是组件，所述组件。
26、包括0063如上限定的通信系统，0064第一主系统，特别地包括可编程逻辑电路FPGA，和0065第二从系统，0066链没有除了第一电线、第二电线、第三电线和第四电线之外的任何其他电线。0067根据本发明的另一方面，本发明的另一主题是组件，所述组件包括0068如上限定的通信系统，0069第一从系统，特别地包括微控制器或微处理器，和0070第二主系统，0071链包括第五电线，其链接第一系统和第二系统并跨过电流绝缘件。0072电流绝缘件可利用包括五个通道的绝缘体制造，在该情况下，同一个绝缘体被五个电线跨过。0073在变体中，电流绝缘件包括并行设置的两个部分，第一部分被第一、第二、第三和第四电线跨过，。
27、第二部分被第五电线跨过。0074在变体中，再一次，第一和第三电线跨过绝缘件的第一部分，该部分引入第一延迟，第二和第四电线跨过绝缘件的第二部分，该第二部分引入不同于第一延迟的第二延迟。第五电线可跨过绝缘件的这两个部分的一个或另一个，或与第一和第二部分不同的绝缘件的第三部分。附图说明0075基于阅读本发明非限制性实施例的以下描述以及查看附图可更好地理解本发明，在附图中0076图1和2示出已经描述的现有技术全双工同步串行链，0077图3示出根据本发明第一实施例的组件，0078图4示出与图3的组件通信的序列，0079图5示出根据本发明第二实施例的组件，0080图6示出与图5的组件通信的序列。具体实施方。
28、式说明书CN104115458A6/8页90081图3示出组件1，根据本发明的示例性实施例的方法可在该组件中执行。0082在图3的例子中，组件1包括一个第一系统2和一个第二系统3，第一系统2和第二系统3借助全双工同步串行链4交换数据。0083在所考虑的例子中，组件1嵌入在包括电路的车辆中，该电路包括电马达6、电池以及插置在电池和电马达之间的逆变器。电路可包括连接器，其使得可以通过电网为电池充电。0084在所考虑的例子中，组件1是用于驱动逆变器的开关的装置的一部分。0085第一系统2例如是外围系统，其与逆变器相互作用以控制逆变器的开关，并与电马达6相互作用以测量流过马达6的定子的每一相的电流，马。
29、达特别是多相的，例如三相的。0086第一系统2例如发射占空比值给逆变器的开关，并在通过模拟/数字转换器7之后接收在马达6的定子相中测量的电流值。0087在所考虑的例子中，第二系统3依据电流值与占空比值的发生器通信。该发生器8例如利用软件处理。0088在图3和4的例子中，第一系统2是主系统，其在该例子中利用可编程逻辑电路FPGA产生。在该例子中，主系统2包括与链4相关联的两个模块，每个模块是半双工模块。第一模块10负责发射消息12到第二系统3在此为从系统，且负责时钟信号13的发射，该时钟信号与消息12同步。0089第二模块14负责接收时钟信号17和由第二系统3发射的消息16，如以下所见。0090。
30、链4可以是SPI类型的，在该情况下，每个模块10和14是半双工SPI控制器。0091在所考虑的例子中，第二系统3包括与链4相关联的单个模块18。该模块18是全双工模块，发送消息16给第一系统2并接收由第一系统发送的消息12。该模块还接收由第一系统2产生的时钟信号13。当通信在PSI类型的链4上执行时，模块18是全双工SPI控制器。0092在所考虑的例子中，链4允许电流值由第一系统2发送至第二系统3，和基于这些电流值由发生器8产生的占空比值由第二系统3发送。0093链4在图3的例子中包括四个电线30至33。电线30负责将消息12从第一系统2发送至第二系统3。电线31负责将由第一系统2产生的时钟信。
31、号发送至第二系统3。电线32辅助将消息16从第二系统3发送至第一系统2。提供第四电线33，该电线33链接电线31的区域35和第一系统2。第四电线33用于电线31的返回。0094在图3的例子中，第一系统2相对于第二系统3电流绝缘。该电流绝缘件22在此通过变压器产生，但本发明不限于电流绝缘件的具体制造。在该例子中，电流绝缘件22是多通道绝缘件，每个电线30至33被接收在绝缘件22的特定通道中。0095如图3所示，当链4从第一系统2沿第二系统3的方向延伸时，电线31的区域35第四电线33自该处引出可定位在绝缘件22的下游。该区域35例如定位为尽可能靠近第二系统3，从而将与被第二系统3接收的大体相同的。
32、时钟信号发送回到第一系统2。0096现将描述图4所示的与图3的组件通信的序列。0097消息12经由第一系统2的模块10被在此作为主系统的第一系统2发送至在此作为从系统的第二系统3。该消息12与时钟信号13同步。电流绝缘件22的跨过产生延迟说明书CN104115458A7/8页10D，其对于消息12和时钟信号13大体相同。在所示例子中，同一延迟D被链4施加到其所发送的数据，独立于发送方向。在未示出的变体中，同一延迟D1被链4施加到从第一系统2发送到第二系统3的数据，即，施加到消息12和时钟信号13，而第二延迟D2不同于第一延迟D1被施加到从第二系统3发送到第一系统2的数据，即，施加到消息16和时。
33、钟信号17。该差异可由于从一个发送方向至另一个发送方向使用不同绝缘体而造成。0098消息12和时钟信号13则同相地到达第二系统3处。模块18则相对于时钟信号13读取消息12。0099消息16被第二系统3发送回到第一系统2。由于第四电线33在链4中的存在，时钟信号17在所考虑的例子中，实际对应于由模块18接收的时钟信号13被发送到第一系统2。该时钟信号17与由第二系统3发送的消息16同相。电流绝缘件22的跨过在消息16和时钟信号17上引起延迟D，该延迟对于这两个数据大体相等，且在所考虑的例子中，还基本等于在消息12和时钟信号13从第一系统2发送至第二系统3期间由电流绝缘件22引起的延迟。0100。
34、时钟信号17和消息16则同相地到达第一系统2。模块14则继续相对于时钟信号17读取消息16。0101如图4可见，在所述例子中，当时钟信号17被模块14相对于由模块10初始发射的时钟信号13接收时，由时钟信号17被拖延由链4引起的延迟的两倍，但该延迟不干扰消息16被模块14读取。0102现在将参考图5和6描述根据本发明的第二实施例的组件1。0103该组件1不同于图3所示的组件之处在于，产生时钟信号的第一系统2是从系统，而第二系统3是主系统。此外，第一系统2与占空比值的发生器8相互作用，而第二系统3与电马达6和模拟数字转换器7相互作用。0104在该例子中，第一系统2包括微控制器，微控制器包括两个半。
35、双工模块40和41，第一半双工模块40负责发送消息43和时钟信号44给第二系统3，而第二半双工模块41负责接收由时钟信号46和第二从系统发送的消息45。0105在图5的例子中，第二系统3包括FPGA，FPGA包括负责在链4上通信的单个全双工模块48。0106如图5所示，在该例子中，每个系统2或3包括同步模块50。仍在该例子中，链包括第五电线51，电流绝缘件是两部分，第一多通道部分52类似于图3的绝缘件22且被电线30至33跨过，而第二绝缘件53专用于第五电线51的绝缘。该第五电线和模块50允许在此作为主系统的第二系统3对通信计时。0107如图6所示，类似于已经参考图4所述的，第一系统2发送消息。
36、43和时钟信号44，消息43和时钟信号44被第二系统3同相地接收且以大体相等的延迟D被拖延。第二系统3发送回消息45，其被时钟信号46伴随，该时钟信号利用第四电线33形成的返回部产生。第一系统2则经由其第二模块41接收消息45和时钟信号46，它们再次以同一延迟被拖延，在此等于延迟D，且第一系统2可相对于时钟信号46读取消息45。0108本发明不限于刚刚已经描述的示例。0109特别地，如上所述，本发明不是必须暗含，链向从第一系统发送到第二系统的数据施加延迟，该延迟等于链向从第二系统发送到第一系统的数据施加的延迟。说明书CN104115458A108/8页110110表述“包括”或“包含”必须理解为意思是“包括至少一个”或“包含至少一个”，除非特别指出相反的情况。说明书CN104115458A111/3页12图1图2说明书附图CN104115458A122/3页13说明书附图CN104115458A133/3页14说明书附图CN104115458A14。