冗余电路和使用该冗余电路的半导体设备 发明背景技术
【技术领域】
本发明涉及一种冗余电路和使用该冗余电路的半导体存储设备。
背景技术
传统地，在诸如RAM(随机存取存储器)之类的半导体存储器、或者在其中构造有存储器电路的半导体集成电路中，提供了一个用以包含冗余存储器列或者存储器行的冗余电路，和一个存储有缺陷地址的地址设置电路，以便消除在存储器阵列中包含的有缺陷的位和改善产品成品率。
通常，通过用激光在物理上切断可编程的熔丝，来实现在冗余电路中设置一个有缺陷的地址。把如上所述通过切断熔丝存储的冗余地址与输入的地址进行比较，并且当两者彼此一致时用一个冗余存储器行或列代替一个存储器行或列。
图1是显示了包含常规冗余电路的半导体存储设备的结构的方框图。参见图1，半导体存储设备在行端具有冗余电路。然而，半导体存储设备可以在列端具有冗余电路。在列端的冗余电路地结构与在行端的冗余电路相同，并且对于本领域技术人员来说这是显然的。
参见图1，冗余电路相关的部分主要有控制逻辑电路115、冗余单元校验输入块112、译码器抑制输入块113、冗余控制块110、行冗余单元阵列125和数据输出缓冲器128。冗余控制块110具有冗余译码器选择电路102、冗余译码器104、和译码器抑制器电路106。行冗余单元阵列125具有多个冗余单元行。
冗余单元校验输入块112根据来自控制逻辑电路115的控制信号和输入的地址生成一个冗余单元校验输入信号151，并且把它提供给冗余译码器选择电路102和冗余译码器104。译码器抑制输入块113根据来自控制逻辑电路115的控制信号和输入的地址生成一个译码器抑制输入信号140，并且把它提供给数据输出缓冲器128。
在冗余控制块110中的冗余译码器选择电路102和冗余译码器104通过一条公用线连接，并且输出一个冗余确定信号143。冗余译码器选择电路102接收来自行地址缓冲器及刷新计数器119的地址、和来自输入块112的冗余单元校验输入信号151，并且和冗余译码器104一起输出冗余确定信号143。冗余译码器104接收来自行地址缓冲器及刷新计数器119的地址、来自输入块112的冗余单元校验输入信号151、和来自控制逻辑电路115的控制信号145，并且生成冗余确定信号143。由冗余译码器选择电路102和冗余译码器104生成的冗余确定信号143被输出到译码器抑制器电路106和行冗余单元阵列125。因而，行冗余单元阵列125根据冗余确定信号143指定多个冗余单元中的一个。在冗余控制块110中的译码器抑制器电路106从冗余确定信号143中生成一个译码器抑制器信号144，以表示是否使用冗余单元阵列125。译码器抑制器信号144被提供给数据输出缓冲器128和行译码器124。行译码器124响应于译码抑制器信号停止操作。此外，数据输出缓冲器128响应于译码器抑制输入信号140，通过I/O端输出译码器抑制器信号144或者存储器单元数据到一个外部设备。
图2是显示了如图1所示的冗余控制块110的详细结构的方框图。在这个例子中的，假定有可能选择在行冗余单元阵列125中4个冗余单元行中的哪一个。参见图2，冗余译码器选择电路102具有地址设置电路102-0和4个具有相同电路结构的选择电路102-1到102-4。此外，冗余译码器104具有地址设置电路104-0和熔丝电路104-1到104-4。选择电路102-1到102-4和熔丝电路104-1到104-4通过相应的冗余确定信号线143(143-1、143-2、143-3、143-4：未显示)连接。
熔丝电路104-1有一个P沟道晶体管，其源极与电源电势Vcc相连接。从控制逻辑电路115向P沟道晶体管的栅极提供预充电信号145。P沟道晶体管的漏极与冗余确定信号143-1连接。此外，熔丝电路104-1有一个到每一个地址位A0到Aj中的每一个True端和Not端的熔丝部分。该熔丝部分包含N沟道晶体管和熔丝。N沟道晶体管的漏极与冗余确定信号143-1连接，并且源极与熔丝的一端连接。熔丝的另一端接地。向每个N沟道晶体管的栅极提供给相应的一个True地址位或者Not地址位。
此外，每一个熔丝电路104-2、104-3、104-4具有与熔丝电路104-1相同的电路结构。在熔丝电路104(104-1、104-2、104-3和104-4)中的每个熔丝部分的熔丝由激光器依据用于冗余操作的地址预先切断和编程。
地址设置电路104-0包含到地址位A0的NOR(或非)电路165-1和165-2以及反相器165-3。NOR电路165-1的一个输入端与冗余单元校验输入信号151连接，而NOR电路165-1的另一个输入端与地址位A0连接。反相器165-3使地址位A0反相。NOR电路165-2的一个输入端与冗余单元校验输入信号151连接，而NOR电路165-2的另一个输入端与反相的地址位A0连接。就每一个地址位A1到Aj来说，地址设置电路104-0具有与用于地址位A0的电路相同的电路。地址设置电路104-0中的NOR电路的每一个输出被提供给在对应于每一个熔丝电路的地址位的True端或者Not端上的N沟道晶体管的栅极。
选择电路102-1具有两个N沟道晶体管。每一个N沟道晶体管的漏极与作为公用信号的冗余确定信号143-1连接。每一N沟道晶体管的源极接地。选择电路102-2、102-3和102-4中的每一个具有与选择电路102-1相同的电路结构。
地址设置电路102-0具有反相器160、到地址位RA0的NOR电路161-1和161-2以及反相器161-3，和到地址位RA1的NOR电路162-1和162-2以及反相 162-3。反相器160使冗余单元校验输入信号151反相。NOR电路161-1的一个输入端与反相的冗余单元校验输入信号151连接，而NOR电路161-1的另一个输入端与地址位RA0连接。反相器161-3使地址位RA0反相。NOR电路161-2的一个输入端与反相的冗余单元校验输入信号151连接，而NOR电路161-2的另一个输入端与反相的地址位RA0连接。就地址位RA1来说，地址设置电路102-0具有与用于地址位RA0的电路结构相同的电路结构。地址设置电路102-0中的NOR电路161-1的输出被提供给在选择电路102-1和102-2中的一个N沟道晶体管的栅极。NOR电路161-2的输出被提供给选择电路102-3和102-4中的一个N沟道晶体管的栅极。NOR电路162-1的输出被提供给选择电路102-1和102-3中的另一个N沟道晶体管的栅极。NOR电路162-2的输出被提供给选择电路102-2和102-4中的另一个N沟道晶体管的栅极。
译码器抑制器电路106具有一个NOR电路，其输入冗余确定信号143-1、143-2、143-3、143-4并且生成译码器抑制器信号144。
提供给冗余选择译码器102的地址位RA0和RA1不同于提供给冗余译码器104的地址位A0到Aj。地址位RA0和RA1可以是从外部终端提供的，或者可以是在内部生成的。
冗余电路有三种操作方式，即(1)正常方式、(2)冗余单元校验测试方式、和(3)轮流访问(roll call)测试方式。在(1)正常方式下，存取行冗余单元阵列125中的一个冗余单元行，其中存取哪一行是根据来自行地址缓冲器119的地址指定的。在(2)冗余单元校验测试方式下，测试行冗余单元阵列是否正常。最后，在(3)轮流访问测试方式下，测试是否使用了行冗余单元阵列125。应当注意到，冗余译码器104中的每个熔丝电路的熔丝依据存储器单元阵列125的冗余存储器单元地址被预先地切断。
将描述以上的三种操作方式。在这三种操作方式的任何一种下，首先从控制逻辑电路115把L电平的预充电信号145作为控制信号提供给冗余译码器104。熔丝电路104-1、104-2、104-3、和104-4中的P沟道晶体管导通。因此，对应于熔丝电路104-1、104-2、104-3、和104-4的冗余确定信号143-1、143-2、143-3和143-4被设置为电源电压Vcc(H电平)。
在(1)正常方式下，冗余单元校验输入块112根据来自控制逻辑电路115的控制信号和输入的地址，生成L电平的冗余单元校验输入信号151。此外，译码器抑制输入块113根据来自控制逻辑电路115的控制信号和输入的地址，输出L电平的译码器抑制输入信号140。在L电平的冗余单元校验输入信号151的情况下，因为地址设置电路102-0中的反相器160的输出变为H电平，所以NOR电路161-1、161-2、162-1、和162-2的输出总是变为L电平。因此，选择电路102-1、102-2、102-3、和102-4中的所有N沟道晶体管都变为OFF(断开)状态，并且冗余译码器选择电路102被设置为禁用的状态。为此，选择电路102-1、102-2、102-3、和102-4对冗余确定信号143没有影响。
在冗余译码器104的地址设置电路104-0中，由于冗余单元校验输入信号151处于L电平，并且每个NOR电路的输出依据从行地址缓冲器119提供的地址位A0到Aj变化，所以所有NOR电路都是有效的。
对应于所提供的地址位A0到Aj的熔丝通常被切断。然而，如果不是所有的熔丝都被切断，则对应于熔丝电路104-1、104-2、104-3、和104-4的冗余确定信号143-1、143-2、143-3和143-4全部都被变L电平。冗余确定信号143(143-1、143-2、143-3、和143-4)被输出到行冗余单元阵列125和译码器抑制器电路106。行冗余单元阵列125忽略所有L电平的冗余确定信号。译码器抑制器电路106根据L电平的冗余确定信号143生成H电平的译码器抑制器信号144，并且把它输出到行译码器124和数据输出缓冲器128。在这时，由于从译码器抑制输入块113输出L电平的译码器抑制输入信号140，所以决不会从数据输出缓冲器128中输出译码器抑制器信号144。此外，当译码器抑制器信号144处于H电平时，行译码器124正常地进行操作。因此，使用存储器单元阵列126通过读出放大器123、数据控制逻辑电路121、锁存电路127、数据输出缓冲器128、和数据输入缓冲器129实现读/写操作。
另一方面，当对应于熔丝电路104-1、104-2、104-3、和104-4的冗余确定信号143-1、143-2、143-3、和143-4中的任何一个根据地址位A0到Aj变为H电平时，译码器抑制器电路106生成并且输出L电平的译码器抑制器信号144到行译码器124和数据输出缓冲器128。在这时，由于从译码器抑制输入块113输出L电平的译码器抑制输入信号140，所以决不会从数据输出缓冲器128中输出译码器抑制器信号44。此外，响应于L电平的译码器抑制器信号144，行译码器124被设置为禁用状态，并且停止操作。因此，存储器单元阵列126决不会被使用。此外，把冗余确定信号143-1、143-2、143-3、和143-4提供给行冗余单元阵列125，并且选择在行冗余单元阵列125中的一个冗余单元行。通过读出放大器123、数据控制逻辑电路121、锁存电路127、数据输出缓冲器128、和数据输入缓冲器129实现对所选择的冗余单元行的读/写操作。
接下来，将说明(2)冗余单元校验测试方式中的操作。在(2)冗余单元校验测试方式下，测试方式输入块112根据来自控制逻辑电路115的控制信号和输入的地址，输出H电平的冗余单元校验输入信号151。此外，译码器抑制输入块113根据来自控制逻辑电路115的控制信号和输入的地址，输出L电平的译码器抑制输入信号140。由于冗余单元校验输入信号151处于H电平，所以在冗余译码器104的地址设置电路104-0中的所有NOR电路的输出都变为L电平。因此，在熔丝电路4-1、4-2、4-3、4-4中的所有N沟道晶体管都变为OFF状态，并且冗余译码器104对冗余确定信号143没有影响。
另一方面，冗余译码器选择电路102中的地址设置电路102-0的反相器160的输出被设置为L电平，并且根据地址位RA0和RA1确定地址设置电路102-0中的NOR电路161-1、161-2、162-1和162-2的输出。因此，根据地址位RA0和RA1，选择电路102-1、102-2、102-3、和102-4的冗余确定信号143-1、143-2、143-3和143-4中的一个被设置为H电平，而其它的所有冗余确定信号变为L电平。
冗余确定信号143(143-1、143-2、143-3、和143-4)被输出到行冗余单元阵列125和译码器抑制器电路106。因为冗余确定信号143中的任何一个处于H电平，所以译码器抑制器电路106生成L电平的译码器抑制器信号144，并且输出到行译码器124和数据输出缓冲器128。在这时，由于从译码器抑制输入块113输出L电平的译码器抑制输入信号140，所以决不会从数据输出缓冲器128中输出译码器抑制器信号144。此外，当译码器抑制器信号144处于L电平时，响应于L电平的译码器抑制器信号144，行译码器124被设置为禁用状态，并且停止操作。因此，存储器单元阵列126决不会被使用。此外，把冗余确定信号143提供给行冗余单元阵列125，并且选择对应于H电平的冗余确定信号143的、行冗余单元阵列125中的冗余单元行。通过读出放大器123、数据控制逻辑电路121、锁存电路127、数据输出缓冲器128、和数据输入缓冲器129实现对所选择的冗余单元行的读/写操作。
在这时，如果从行地址缓冲器119提供的地址位RA0和RA1改变了，则能够按次序从行冗余单元阵列125的冗余单元行中读出数据，并且能够校验冗余单元行的状态。
接下来，将说明(3)轮流访问测试方式中的操作。在(3)轮流访问测试方式下，冗余单元校验输入块112根据来自控制逻辑电路115的控制信号和输入的地址，输出L电平的冗余单元校验输入信号151。此外，译码器抑制输入块113根据来自控制逻辑电路115的控制信号和输入的地址，输出H电平的译码器抑制输入信号140到数据输出缓冲器128。为此，冗余译码器选择电路102中的地址设置电路102-0的反相器160的输出变为H电平，并且地址设置电路102-0的NOR电路161-1、161-2、162-1、和162-2全部输出L电平。因此，选择电路102-1、102-2、102-3、和102-4中的所有N沟道晶体管都变为OFF状态，并且冗余译码器选择电路102被设置为禁用状态。为此，选择电路102-1、102-2、102-3、和102-4对冗余确定信号143没有影响，并且冗余译码器选择电路102对熔丝电路的选择没有影响。
另一方面，在冗余译码器104的地址设置电路104-0中，所有NOR电路都是有效的，并且NOR电路的输出依据从行地址缓冲器119提供的地址位A0到Aj而变化。
当存在其中对应于输入地址位A0到Aj切断熔丝的熔丝电路时，根据地址位A0到Aj，熔丝电路104-1、104-2、104-3、和104-4中的冗余确定信号143-1、143-2、143-3、和143-4中的任何一个被设置为H电平。在这种情况下，冗余确定信号143-1、143-2、143-3、和143-4被输出到译码器抑制器电路106和行冗余单元阵列125。译码器抑制器电路106生成并且输出L电平的译码器抑制器信号144到行译码器124和数据输出缓冲器128。在这时，由于从译码器抑制输入块113输出H电平的译码器抑制输入信号140，所以从数据输出缓冲器128中输出译码器抑制器信号144。此外，响应于L电平的译码器抑制器信号144，行译码器124被设置为禁用状态，并且停止操作。因此，存储器单元阵列126决不会被使用。此外，把冗余确定信号143-1、143-2、143-3、和143-4提供给行冗余单元阵列125，并且选择行冗余单元阵列125中的对应于H电平的冗余单元行。即使假定数据已经通过读出放大器123、数据控制逻辑电路121、和锁存电路127从所选择的冗余单元行中被读出了，由于译码器抑制输入信号140处于H电平，所以也决不会从数据输出缓冲器128中输出来自该冗余单元行的数据。
顺便地，要求逐一地测试熔丝是否处于被编程状态、以及冗余译码器104中的一个特定熔丝电路的特定熔丝部分的熔丝是否被切断了。然而，校验一个任意的熔丝是否被切断了、以及熔丝是否处于被编程状态，在传统上是不可能的。
将参考图3对以上的说明、以及在日本未决专利申请(JP-A-Heisei3-22298)中公开的技术加以描述。在这个常规的例子中，仅仅说明了仅实现轮流访问测试操作的检测电路。
冗余译码器由EX-OR(XOR，异或)电路514A0到514An和与(AND)电路504c组成，其中该XOR电路514A0到514An实现对地址位A0到An和熔丝确定电路503A0到503An的输出的XOR运算，而且AND电路504c输入那些输出。
通过切断熔丝确定电路503A0到503An中的熔丝来设置冗余地址。熔丝确定电路503A0到503An的输出信号FA0到FAn中的每一个的电平在相应的熔丝被切断时处于H电平，并且每一个输出信号FA0到FAn的电平在相应的熔丝没有被切断时处于L电平。因此，把熔丝确定电路503A0到503An中的熔丝的导通状态(L电平)/导通状态(H电平)和地址信号进行比较，并且从XOR电路514A0到514An中输出比较结果。
为了确认冗余译码器的操作，假定现在有四个地址位A0到A3，并且从地址位A0端按次序以ON、OFF、OFF和ON状态编程熔丝确定电路503A0到503An中的熔丝。因此，熔丝确定电路503A0到503An中的输出信号FA0到FA3变为“0110”。在这时，如果提供了“0110”的地址位A0到A3，则相应的XOR电路514A0到514An的输出被设置为H电平，并且AND电路504c的输出被设置为H电平。因此，选择了一个冗余单元行。如果提供了具有其它值的地址位A0到A3，则XOR电路514A0到514An中任何一个的输出被设置为L电平，并且决不会选择该冗余单元行。因此，能够确认冗余单元正确操作。
依据这个常规的例子，为了校验对应于地址位A0的熔丝状态，提供了具有H电平的地址位A0以及L电平的地址位A0到A3的“1000”的地址。为了校验对应于地址位A1的熔丝状态，提供了具有H电平的地址位A1以及L电平的地址位A0、A2和A3的“0100”的地址。
如上所述，假定从地址位A0按次序在ON、OFF、OFF和ON的状态下编程熔丝。在这时，当提供了“1000”的地址以校验对应于地址位A0的熔丝时，XOR电路514A0到514An的输出被设置为“1110”，并且熔丝检测电路中的OR电路504d的输出被设置为H电平。接下来，当提供了“0100”的地址以校验对应于地址位A1的熔丝时，XOR电路514A0到514An的输出被设置为“0010”，并且熔丝检测电路中的OR电路504d的输出被设置为H电平。
在这个例子中，对应于地址位A0的熔丝被编程为ON状态，并且对应于地址位A1的熔丝被编程为OFF状态。尽管熔丝的状态是不同的，但是OR电路504d的输出被设置为H电平。从这个事实中能够明白，不能校验每个熔丝的状态。
只有当提供了地址位A0到An以使得XOR电路514A0到514An的所有输出都被设置为H电平时，有缺陷的地址检测电路504中的AND电路504c的输出才被设置为H电平。此外，只有当提供了地址位A0到An以使得XOR电路514A0到514An的所有输出都被设置为L电平时，OR电路504d的输出才被设置为L电平。
这种常规的技术在存在多个冗余译码器时不能校验每个熔丝的状态、熔丝是否被切断。此外，当熔丝被错误地编程为不选择冗余译码器的状态时，不能检测到错误。同样地，当熔丝被错误地编程为选择冗余译码器的状态时，不能检测到错误。
结合上述说明，在日本未决专利申请(JP-A-Heisei 4-205897)中公开了一种半导体存储设备。在这个现有例子中，半导体存储设备由主存储器、冗余存储器、用于将信号从输入端传递至内部电路的路径、和连接至输入端的读出电路构成。对于读出电路的端部提供了熔丝和传递栅。熔丝的一端与高电压或地电压连接，并且根据冗余存储器的地址切断熔丝。响应于控制信号，将传递栅设置为导通状态或非导通状态。冗余存储器的地址是基于输入端的漏电流而读出的。
此外，在日本未决专利申请(JP-P2002-133895A)中公开了一种使用防熔断的冗余电路。在这个现有例子中，冗余电路包括第一和第二电熔丝，它们的特性当施加高于预定电平的电压时发生改变。差分放大器接收依赖于第一和第二电熔丝之间的特性差别的两个信号电压，并放大这两个信号电压。存储电路存储经放大的信号电压。开关电路将存储电路与差分放大器相连，并将存储电路与差分放大器之间断开连接。
【发明内容】
为此，本发明的一个目的是提供一种冗余电路和使用它的半导体设备，诸如半导体存储设备，在其中有可能确定是否在一特定熔丝中编程了一个有缺陷地址的数据。
此外，本发明的另一个目的是提供一种冗余电路和使用它的半导体设备，诸如半导体存储设备，在其中有可能确定在有缺陷地址的数据被编程到哪一个冗余译码器中。
在本发明的一个方面，冗余控制电路包含冗余译码器和译码器抑制器电路。冗余译码器包含对应于被预先激活的多个确定信号的多个熔丝电路，并且多个熔丝电路中的每一个都包含多个熔丝部分，而且每一个熔丝部分包含一个熔丝。译码器抑制器电路在多个确定信号中的至少一个有效时生成抑制器信号，并且在第一校验方式下把抑制器信号输出给一个外部单元。在第一校检方式下根据第一控制信号和第一地址的第一地址位选择多个熔丝电路中的一个，并且对应于未被选择熔丝电路的确定信号被去激活。在第一校检方式下，根据所选择的熔丝电路中的多个熔丝部分中特定一个中的熔丝是否被切断，该特定熔丝部分将对应于所选择的熔丝电路的确定信号去激活，并且所选熔丝电路中的、除该特定熔丝部分以外的多个熔丝部分中的每一个不将确定信号去激活。
在此，冗余译码器可以进一步包含冗余译码器地址设置电路，它在第一校检方式下根据第二和第三控制信号以及第二地址的第二地址位选择所选熔丝电路中的特定熔丝部分。在这种情况下，冗余控制电路可以进一步包含冗余译码器选择电路，它在第一校检方式下根据第一控制信号以及第一地址位把多个熔丝电路中的一个选择作为所选的熔丝电路。
此外，可以为到每一个第二地址位的每一个true端和not端提供多个熔丝部分中的每一个，或者可以为每一个第二地址位提供多个熔丝部分中的每一个。
同时，冗余控制电路可以进一步包含地址电路，它在改变第二地址位当中特定一个的位位置的同时，向冗余译码器选择电路输出第一地址并且向冗余译码器输出第二地址。特定的第二地址位对应于特定熔丝部分，并且第二地址位中的该特定第二地址位的值不同于其它第二地址位的值。
此外，第一地址和第二地址可以彼此不同，或者第一地址位可以是第二地址位的一部分。
此外，第一控制信号可以包含第二和第三控制信号，或者第一控制信号可以包含不同于第二和第三控制信号的第四和第五控制信号。
此外，冗余译码器选择电路可以包含为多个熔丝电路提供的多个选择电路。优选地，在第一校检方式下，根据第一控制信号和第一地址位选择的、多个选择电路中的一个使相应的确定信号保持有效，并且选择相应的熔丝电路。
此外，确定信号可以被预充电到一个较高的电压。每一个熔丝部分都可以包含一端接地的熔丝；和一个N沟道晶体管，其漏极与相应的确定信号相连，源极与熔丝的另一端相连，并且栅极与从对应于该熔丝部分的第二地址位和第二和第三控制信号中的一个获得的信号相连。
在这种情况下，在第二校检方式下，根据第二和第三控制信号和第二地址位选择多个熔丝电路中的一个。在第二校检方式下，对应于未被选择的熔丝电路的确定信号被去激活，并且多个选择电路中的每一个根据第一控制信号和第一地址位选择性地去激活相应的确定信号。
在本发明的另一个方面中，一种半导体存储设备包含：一个存储单元阵列，其包含多个存储器单元行；行译码器，其在一种操作方式下根据读取地址的第一部分选择多个存储器单元行中的一个，并且行译码器响应于抑制器数据而被禁用；一个冗余单元阵列，其包含多个冗余存储器单元行，并且其中一行在该操作方式下被根据有效的确定信号而选中；以及列译码器，其在该操作方式下根据读取地址的第二部分选择所选存储器单元行或者所选冗余存储器单元行中的一个存储器单元。半导体存储设备还包含：输出部分，其在第一校检方式下响应于抑制输入信号输出抑制器数据，并且在该操作方式下从所选存储器单元中输出数据；译码器抑制输入块，其在第一校检方式下生成抑制输入信号；测试方式块，其在第一校检方式下生成第一到第三控制信号；以及冗余控制电路，其包含冗余译码器和译码器抑制器电路。冗余译码器包含对应于被预先激活的多个确定信号的多个熔丝电路，并且多个熔丝电路中的每一个都包含多个熔丝部分，而且每一个熔丝部分都包含一个熔丝。译码器抑制器电路在多个确定信号中的至少一个有效时生成抑制器数据。在第一校检方式下根据第一控制信号和第一地址的第一地址位选择多个熔丝电路中的一个，并且对应于未被选择的熔丝电路的确定信号被去激活。在第一校检方式下，根据所选熔丝电路中的多个熔丝部分中特定一个中的熔丝是否被切断，该特定熔丝部分将对应于所选熔丝电路的确定信号去激活，并且除该特定熔丝部分以外的多个熔丝部分中的每一个都不去激活确定信号。从冗余译码器向冗余单元阵列输出有效的确定信号。
在此，冗余译码器可以进一步包含冗余译码器地址设置电路，它在第一校检方式下根据第二和第三控制信号以及第二地址的第二地址位选择所选熔丝电路中的特定熔丝部分。在这种情况下，冗余控制电路可以进一步包含冗余译码器选择电路，它在第一校检方式下根据第一控制信号以及第一地址位把多个熔丝电路中的一个选择作为所选的熔丝电路。
此外，可以为到每一个第二地址位的每一个true端和not端提供多个熔丝部分中的每一个，或者可以为每一个第二地址位提供多个熔丝部分中的每一个。
此外，冗余控制电路可以进一步包含地址电路，它在改变第二地址位当中特定一个的位位置的同时，向冗余译码器选择电路输出第一地址并且向冗余译码器输出第二地址。特定的第二地址位对应于特定熔丝部分，并且第二地址位中的该特定第二地址位的值不同于其它第二地址位的值。
此外，第一地址和第二地址可以彼此不同，或者第一地址位可以是第二地址位的一部分。
此外，第一控制信号可以包含第二和第三控制信号，或者第一控制信号可以包含不同于第二和第三控制信号的第四和第五控制信号。
此外，冗余译码器选择电路可以包含为多个熔丝电路提供的多个选择电路。优选地，在第一校检方式下，根据第一控制信号和第一地址位选择的、多个选择电路中的一个使相应的确定信号保持有效，并且选择相应的熔丝电路。
此外，确定信号可以被预充电到一个较高的电压。每一个熔丝部分都可以包含一端接地的熔丝；和一个N沟道晶体管，其漏极与相应的确定信号相连，源极与熔丝的另一端相连，并且栅极与从对应于该熔丝部分的第二地址位和第二和第三控制信号中的一个获得的信号相连。
在这种情况下，在第二校检方式下，根据第二和第三控制信号和第二地址位选择多个熔丝电路中的一个。在第二校检方式下，对应于未被选择的熔丝电路的确定信号被去激活，并且多个选择电路中的每一个根据第一控制信号和第一地址位选择性地去激活相应的确定信号。
【附图说明】
图1是显示了包含第一个常规例子中的冗余电路的半导体存储设备的结构的方框图；
图2是显示了在第一个常规例子中的冗余控制块的详细结构的电路图；
图3是显示了包含第二个常规例子中的冗余电路的半导体存储设备的结构的方框图；
图4是显示了依据本发明第一实施例的半导体存储设备的结构的方框图；
图5是显示了在依据本发明第一实施例的半导体存储设备中使用的冗余控制电路的结构的方框图；
图6是显示了在依据本发明第一实施例的半导体存储设备中的冗余控制电路的操作方式的图表；
图7是显示了依据本发明第二实施例的半导体存储设备的结构的方框图；
图8是显示了在依据本发明第二实施例的半导体存储设备中使用的冗余控制电路的结构的方框图；
图9是显示了在依据本发明第二实施例的半导体存储设备中的冗余控制电路的操作方式的图表；
图10是显示了依据本发明第三实施例的半导体存储设备的结构的方框图；
图11是显示了在依据本发明第三实施例的半导体存储设备中使用的冗余控制电路的结构的方框图；
图12是显示了依据本发明第四实施例的半导体存储设备的结构的方框图；
图13是显示了在依据本发明第四实施例的半导体存储设备中使用的冗余控制电路的结构的方框图；
图14是显示了在依据本发明第四实施例的半导体存储设备中使用的冗余译码器选择电路的地址设置电路的结构的方框图；
图15是显示了在依据本发明第四实施例的半导体存储设备中使用的冗余译码器的地址设置电路的结构的方框图；
图16是显示了在依据本发明第四实施例的半导体存储设备中使用的冗余译码器的熔丝电路的熔丝部分的结构的方框图；以及
图17是显示了在依据本发明第四实施例的半导体存储设备中的冗余控制电路的操作方式的图表。
【具体实施方式】
在下文中，将结合附图对本发明中的包含冗余电路的半导体存储设备进行详细描述。
图4是显示了依据本发明第一实施例的半导体存储设备的结构的方框图。参见图4，半导体存储设备包含冗余控制电路10、测试方式输入块12、译码器抑制输入块13、命令译码器14、控制逻辑电路15、方式寄存器16、时钟发生器17、DLL电路18、行地址缓冲器及刷新计数器19、列地址缓冲器及脉冲串计数器20、数据控制逻辑电路21、列译码器22、读出放大器23、行译码器24、行冗余单元阵列25、存储器单元阵列26、锁存电路27、数据输出缓冲器28、和数据输入缓冲器29。
向测试方式输入块12、译码器抑制输入块13、命令译码器14、方式寄存器16、行地址缓冲器及刷新计数器19、和列地址缓冲器及脉冲串计数器20提供一个地址。时钟发生器17接收时钟信号CK和/CK、以及时钟允许信号CKE，而且生成并提供一个内部时钟信号到半导体存储设备中的每个部分。DLL电路18接收时钟信号CK和/CK，并且向锁存电路27、数据输出缓冲器28、和数据输入缓冲器29输出一同步信号。命令译码器14接收片选信号/CS、行地址选通/RAS、列地址选通/CAS、写入允许信号/WE和一个地址，并且输出译码结果到控制逻辑电路15。方式寄存器16接收该地址，并且设置和输出一个操作方式信号到控制逻辑电路15。控制逻辑15根据来自命令译码器14的输出和来自方式寄存器16的输出，响应于来自时钟发生器17的内部时钟信号，生成控制信号。控制信号被提供给冗余控制电路10、测试方式输入块12、译码器抑制输入块13、行地址缓冲器及刷新计数器19、列地址缓冲器及脉冲串计数器20、读出放大器23、行译码器24、和锁存电路27。以这种方式控制在半导体存储设备中的每个部分的操作。应当注意到，提供给冗余控制电路10的控制信号是预充电信号45。
在此，由于不使用冗余电路的读/写操作是众所周知的，所以将简单地对它进行说明。
在行地址缓冲器19和列地址缓冲器20中保持一个地址，并且行译码器24和列译码器22根据所保持的地址指定存储器单元阵列26中的一个地址。在读操作的情况下，数据从存储器单元阵列26中读取，并且由读出放大器23读出，而且通过数据控制逻辑电路21、锁存电路27、和数据输出缓冲器28读出到一个外部设备。此外，在写操作的情况下，数据被输入到数据输入缓冲器29，通过锁存电路27、数据控制逻辑电路21提供给读出放大器23，由读出放大器23读出，并且被写入在存储器单元阵列26的指定地址中。
接下来，将说明与本发明有关的冗余电路。参见图5，冗余控制电路10包含冗余译码器选择电路2、冗余译码器4、和译码器抑制器电路6。在这个例子中，冗余译码器选择电路2包含地址设置电路2-0和选择电路2-1、2-2、2-3、和2-4。冗余译码器4包含对应于冗余译码器选择电路2的地址设置电路4-0和熔丝电路4-1、4-2、4-3、和4-4。每个熔丝电路具有多个熔丝部分，并且每个熔丝部分具有一个熔丝。这个熔丝取决于冗余操作被预先地切断和编程。因此，在这个说明书中，熔丝部分起到程序部分的作用，并且熔丝部分有时被称为程序部分，而且熔丝有时被称为程序元件。地址设置电路2-0和地址设置电路4-0共用一个True测试方式信号RTT 41和一个Not测试方式信号RTN 42。每个选择电路2-1、2-2、2-3、和2-4与相应的一个熔丝电路4-1、4-2、4-3、和4-4共用一个冗余确定信号43。控制逻辑电路15根据命令译码 14的译码结果和来自方式寄存器16的方式信号生成测试方式信号作为控制信号，并且把它提供给测试方式输入块12和译码器抑制输入块13。测试方式输入块12根据测试方式信号和输入的地址生成True测试方式信号RTT 41和Not测试方式信号RTN42，并且把它们提供给冗余译码器选择电路2和冗余译码器4。译码器抑制输入块13根据测试方式输入信号和输入的地址生成译码器抑制输入信号40，并且把它输出给数据输出缓冲器28。此外，控制逻辑电路15把预充电信号45作为控制信号提供给冗余译码器4。行地址缓冲器及刷新电路19向测试方式输入块12和译码器抑制输入块13提供输入的地址或者在内部生成的地址。因此，冗余译码器选择电路2根据True测试方式信号RTT 41和Not测试方式信号RTN 42选择冗余译码器4的熔丝电路中的一个。冗余译码器4根据True测试方式信号RTT 41和Not测试方式信号RTN 42确定地址是否有效，并且向每个熔丝电路输出冗余确定信号43。冗余确定信号43被提供给行冗余单元阵列25，并且被用来指定一个冗余单元行。此外，冗余确定信号43被提供给译码器抑制器电路6。译码器抑制器电路6从冗余确定信号43生成译码器抑制器信号44，并且把它输出给行译码器24和数据输出缓冲器28。响应于译码器抑制器信号44禁止行译码器24的操作。数据输出缓冲器28响应于译码器抑制器信号44输出译码器抑制器信号44。
接下来，将参考图5对冗余控制电路10的电路结构的细节加以描述。如上所述，冗余译码器4包含地址设置电路4-0和熔丝电路4-1、4-2、4-3、和4-4。把True测试方式信号RTT 41和Not测试方式信号RTN 42提供给地址设置电路4-0，并且提供了地址位A0到Aj。熔丝电路部分4-1、4-2、4-3、和4-4具有相同的电路结构，并且分别与冗余确定信号43(43-1、43-2、43-3、和43-4)连接。因此，将说明熔丝电路部分4-1。
熔丝电路部分4-1具有一个P沟道晶体管。P沟道晶体管的源极与电源电压Vcc连接，而它的漏极与冗余确定信号43-1连接。从控制逻辑电路15向P沟道晶体管的栅极提供预充电信号45。此外，熔丝电路部分4-1具有到每一个地址位A0、……、Aj的Not端熔丝部分和True端熔丝部分。Not端熔丝部分和True端熔丝部分每个都具有N沟道晶体管和熔丝。N沟道晶体管的漏极与冗余确定信号43-1连接，并且它的源极与熔丝的一端连接。熔丝的另一端接地。依据冗余地址切断熔丝以便编程熔丝电路4-0。
在地址设置电路4-0中，为A0地址位的Not端提供NOR电路65-1。把地址A0提供给NOR电路65-1的一个输入端，并且把True测试方式信号RTT 41提供给另一个输入端。此外，为A0地址位的True端提供反相器65-3和NOR电路65-2。地址位A0通过反相器65-3被提供到NOR电路65-2的一个输入端。向NOR电路的另一个输入端提供Not测试方式信号RTT 42。NOR电路65-1的输出连接到在对应于地址位A0的熔丝电路中的熔丝部分的Not端上的N沟道晶体管的栅极。NOR电路65-2的输出连接到在对应于地址位A0的熔丝电路中的熔丝部分的True端上的N沟道晶体管的栅极。对地址位A1到Aj来说同样是这样。因此，当True测试方式信号RTT 41处于H电平时，不考虑地址位的值，在每个地址位的Not端的NOR电路，例如NOR电路65-1，的输出都被设置为L电平。这样，在每个熔丝电路中的相应N沟道晶体管被设置为OFF状态。另一方面，当True测试信号41处于L电平时，在每个地址位的Not端的NOR电路，例如NOR电路65-1，的输出取决于地址位的值而改变。因此，在每个熔丝电路中的相应N沟道晶体管依据相应的地址位被设置为ON/OFF状态。此外，当Not测试方式信号RTN 42处于H电平时，不考虑地址位的值，在每个地址位的True端的NOR电路，例如NOR电路65-2，的输出都被设置为L电平。因此，在每个熔丝电路中的相应N沟道晶体管都被设置为OFF状态。另一方面，当True测试方式信号41处于L电平时，在每个地址位的True端的NOR电路，例如NOR电路65-2，的输出取决于地址位的值而改变。因此，在每个熔丝电路中的相应N沟道晶体管依据相应的地址位被设置为ON/OFF状态。
选择电路2-1、2-2、2-3、和2-4具有相同的电路结构。因此，将仅仅说明选择电路2-1。选择电路2-1具有两个N沟道晶体管2-1A0和2-1A1。每个N沟道晶体管的漏极与冗余确定信号43-1连接，并且它的源极接地。在地址设置电路2-0中，NOR电路60与True测试方式信号RTT 41和Not测试方式信号RTN 42连接。向NOR电路60和地址RA0的Not端提供NOR电路61-1。向NOR电路61-1的一个输入端提供地址位RA0，并且向另一个输入端提供NOR电路60的输出。此外，向地址位RA0的True端提供反相器61-3和NOR电路61-2。地址位RA0通过反相器61-3被提供到NOR电路61-2的一个输入端。NOR电路60的输出被提供给NOR电路61-2的另一个输入端。对于用于地址位RA1的NOR电路62-1和反相器62-3来说同样如此。NOR电路61-1的输出被提供给选择电路2-1和2-2中的N沟道晶体管2-1A0和2-2A0的栅极。NOR电路61-2的输出被提供给选择电路2-3和2-4中的N沟道晶体管2-3A0和2-4A0的栅极。NOR电路62-1的输出被提供给选择电路2-1和2-3中的N沟道晶体管2-1A1和2-3A1的栅极。NOR电路62-2的输出被提供给选择电路2-2和2-4中的另一个N沟道晶体管2-2A1和2-4A1的栅极。因此，当True测试方式信号RTT 41和Not测试方式信号RTN 42都处于L电平时，NOR电路60的输出被设置为H电平，并且不考虑地址位的值，将每个NOR电路61-1、61-2、62-1、和62-2的输出都设置为L电平。因此，在每个选择电路中的相应N沟道晶体管都被设置为OFF状态。因此，冗余译码器选择电路2对冗余译码器4没有影响。另一方面，当True测试方式信号RTT 41和Not测试方式信号RTN 42中的一个处于H电平时，NOR电路60的输出被设置为L电平，并且每个NOR电路61-1、61-2、62-1、和62-2的输出取决于地址位的值而改变。因此，在每个选择电路中的相应N沟道晶体管依据相应的地址位被设置为ON/OFF状态。译码器抑制器电路6具有NOR电路，其输入冗余确定信号43-1、43-2、43-3、43-4，并且生成译码器抑制器信号44。
应当注意到，提供给冗余译码器选择电路2的地址位RA0和RA1不同于提供给冗余译码器4的冗余地址位A0到Aj，并且是与冗余地址位A0到Aj并行提供的。
接下来，将参考图6对依据本发明第一实施例的半导体存储设备中的冗余控制操作方式加以描述。
依据本发明第一实施例的半导体存储设备中的冗余控制有四种方式。即，正常方式、冗余单元校验测试方式、轮流访问测试方式、和熔丝校验测试方式。
(1)在正常方式下，实现对行冗余单元阵列25的存取。因此，来自译码器抑制输入块13的译码器抑制输入信号40处于L电平，并且来自测试方式输入块12的True测试方式信号RTT 41和Not测试方式信号RTN 42被设置为L电平。
(2)在冗余单元校验测试方式下，确定行冗余单元阵列25是否正常。因此，来自译码器抑制输入块13的译码器抑制输入信号40处于L电平，并且来自测试方式输入块12的True测试方式信号RTT 41和Not测试方式信号RTN 42都被设置为H电平。
(3)在轮流访问测试的方式下，校验在冗余译码器4的熔丝电路4-1、4-2、4-3、和4-4中冗余地址是否被正确地编程了。因此，来自译码器抑制输入块13的译码器抑制输入信号40处于H电平，并且来自测试方式输入块12的True测试方式信号RTT 41和Not测试方式信号RTN 42都被设置为L电平。
(4)在熔丝校验测试方式下，测试冗余译码器4的每个熔丝电路4-1、4-2、4-3、和4-4中的每个熔丝部分的每个熔丝是否依据冗余地址被编程或切断了。因此，来自译码器抑制输入块13的译码器抑制输入信号40处于H电平，并且来自测试方式输入块12的True测试方式信号RTT 41和Not测试方式信号RTN 42中的一个被设置为H电平。
以下将详细描述在上述四种方式下的操作。在这四种操作方式的任何一种下，首先在一个脉冲中从控制逻辑电路15把L电平的预充电信号45作为控制信号提供给冗余译码器4。熔丝电路4-1、4-2、4-3、和4-4中的每个P沟道晶体管被设置为ON状态。因此，对应于熔丝电路4-1、4-2、4-3、和4-4的冗余确定信号43-1、43-2、43-3和43-4被设置为电源电压Vcc(H电平)。
首先将说明(1)正常方式。测试方式输入块12根据来自控制逻辑电路15的控制信号和输入的地址，输出均处于L电平的True测试方式信号RTT 41和Not测试方式信号RTN 42。此外，译码器抑制输入块13根据来自控制逻辑电路15的控制信号和输入的地址，输出L电平的译码器抑制输入信号40。因此，冗余译码器选择电路2中的地址设置电路2-0的NOR电路60的输出被设置为H电平，并且地址设置电路2-0中的NOR电路61-1、61-2、62-1、和62-2的输出全部被设置为L电平。因此，选择电路2-1、2-2、2-3、和2-4中的所有N沟道晶体管都被设置为OFF状态，并且冗余译码器选择电路2被设置为禁用状态。因此，选择电路2-1、2-2、2-3、和2-4对冗余冗余信号43没有影响，并且冗余译码器选择电路2对熔丝电路的选择没有影响。
在冗余译码器4的地址设置电路4-0中，所有NOR电路都是有效的，并且NOR电路的输出依据从行地址缓冲器19提供的地址位A0到Aj而变化。通常，依据输入的地址位A0到Aj切断熔丝。然而，在还没有全部切断所有熔丝的情况下，由于提供了Not端的信号和True端的信号，并且根据地址位A0到Aj晶体管中的一个总是导通的，所以熔丝电路4-1、4-2、4-3、和4-4的冗余确定信号43-1、43-2、43-3、和43-4中的任何一个被设置为L电平。冗余确定信号43(43-1、43-2、43-3、和43-4)被输出到行冗余单元阵列25和译码器抑制器电路6。行冗余单元阵列25忽略所有L电平的冗余确定信号。译码器抑制器电路6从L电平的冗余确定信号43生成H电平的译码器抑制器信号44，并且把它输出到行译码器24和数据输出缓冲器28。在这时，由于从译码器抑制输入块13输出L电平的译码器抑制输入信号40，所以决不会从数据输出缓冲器28中输出译码器抑制器信号44。此外，当译码器抑制器信号44处于H电平时，行译码器24正常地进行操作。因此，通过读出放大器23、数据控制逻辑电路21、锁存电路27、数据输出缓冲器28和数据输入缓冲器29，使用存储器单元阵列26正常地实现读/写操作。另一方面，在熔丝电路4-1、4-2、4-3、和4-4的冗余确定信号43-1、43-2、43-3、和43-4中的任何一个根据地址位A0到Aj被设置为H电平时，译码器抑制器电路6生成并且输出L电平的译码器抑制器信号44到行译码器24和数据输出缓冲器28。在这时，由于从译码器抑制输入块13输出L电平的译码器抑制输入信号40，所以决不会从数据输出缓冲器28中输出译码器抑制器信号44。此外，响应于L电平的译码器抑制器信号44，行译码器24被设置为禁用状态，并且停止操作。因此，存储器单元阵列26决不会被使用。此外，把冗余确定信号43-1、43-2、43-3、和43-4提供给行冗余单元阵列25，并且选择在行冗余单元阵列25中的一个冗余单元行。通过读出放大器23、数据控制逻辑电路21、锁存电路27、数据输出缓冲器28、和数据输入缓冲器29实现对所选择的冗余单元行的读/写操作。应当注意到，依据必要性使用列地址缓冲器20和列译码器22。以这种方式选择为所选冗余单元行所必需的数据。
接下来，将说明在(2)冗余单元校验测试方式下的操作。在冗余单元校验测试方式下，测试方式输入块12根据来自控制逻辑电路15的控制信号和地址，输出均处于H电平的True测试方式信号RTT 41和Not测试方式信号RTN 42。此外，译码器抑制输入块13根据来自控制逻辑电路15的控制信号和地址，输出L电平的译码器抑制输入信号40。由于True测试方式信号RTT 41和Not测试方式信号RTN 42都处于H电平，所以冗余译码器选择电路2中的地址设置电路2-0的NOR电路60的输出被设置为L电平。根据地址位RA0和RA1确定地址设置电路2-0中的NOR电路61-1、61-2、62-1、和62-2的输出。因此，根据地址位RA0和RA1，选择电路2-1、2-2、2-3、和2-4的冗余确定信号43-1、43-2、43-3和43-4中的一个被设置为H电平，而其它信号被设置为L电平。
另一方面，由于True测试方式信号RTT 41和Not测试方式信号RTN 42都处于H电平，所以在冗余译码器4的地址设置电路4-0中所有NOR电路的输出都被设置为L电平。因此，在熔丝电路4-1、4-2、4-3、4-4中的所有N沟道晶体管都被设置为OFF状态，并且冗余译码器4对冗余确定信号43没有影响。冗余确定信号43(43-1、43-2、43-3、和43-4)被输出到行冗余单元阵列25和译码器抑制器电路6。因为冗余确定信号43中的一个处于H电平，所以译码器抑制器电路6生成L电平的译码器抑制器信号44，并且把H电平的冗余确定信号43输出到行译码器24和数据输出缓冲器28。由于此时从译码器抑制输入块13输出L电平的译码器抑制输入信号40，所以决不会从数据输出缓冲器28中输出译码器抑制器信号44。此外，当译码器抑制器信号44处于L电平时，响应于L电平的译码器抑制器信号44，行译码器24被设置为禁用状态，并且停止操作。因此，存储器单元阵列26决不会被使用。此外，把冗余确定信号43-1、43-2、43-3、和43-4提供给行冗余单元阵列25，并且选择在行冗余单元阵列25中的、对应于H电平的冗余确定信号43的一个冗余单元行。通过读出放大器23、数据控制逻辑电路21、锁存电路27、数据输出缓冲器28、和数据输入缓冲器29实现对所选择的冗余单元行的读/写操作。在这时，如果从行地址缓冲器19提供的地址位RA0和RA1次序改变了，则能够从行冗余单元阵列25的该冗余单元行的冗余单元中按次序通过数据输出缓冲器28读出数据。能够校验冗余单元行中的每个存储器单元的状态。
提供给冗余选择译码器2的选择电路地址位RA0和RA1不同于提供给冗余译码器4的冗余地址位A0到Aj，并且是与冗余地址位A0到Aj并行提供的。
接下来，将说明在(3)轮流访问测试方式下的操作。在轮流访问测试方式下，测试方式输入块12根据来自控制逻辑电路15的控制信号和地址，输出均处于L电平的True测试方式信号RTT 41和Not测试方式信号RTN 42。此外，译码器抑制输入块13根据来自控制逻辑电路15的控制信号和地址，输出H电平的译码器抑制输入信号40到数据输出缓冲器28。因此，冗余译码器选择电路2中的地址设置电路2-0的NOR电路60的输出被设置为H电平，并且地址设置电路2-0中的NOR电路61-1、61-2、62-1、和62-2的输出全部都被设置为L电平。因此，选择电路2-1、2-2、2-3、和2-4中的所有N沟道晶体管都被设置为OFF状态，并且冗余译码器选择电路2被设置为禁用状态。因此，选择电路2-1、2-2、2-3、和2-4对冗余冗余信号43没有影响，并且冗余译码器选择电路2对冗余译码器4中的熔丝电路的选择没有影响。
另一方面，在冗余译码器4的地址设置电路4-0中，所有NOR电路都是有效的，并且NOR电路的输出依据从行地址缓冲器19提供的地址位A0到Aj而变化。当存在其中依据输入的地址位A0到Aj切断熔丝的熔丝电路时，根据地址位A0到Aj，熔丝电路4-1、4-2、4-3、和4-4中的冗余确定信号43-1、43-2、43-3、和43-4中的任何一个被设置为H电平。在这种情况下，冗余确定信号43-1、43-2、43-3、和43-4被输出到译码器抑制器电路6和行冗余单元阵列25。译码器抑制器电路6生成并且输出L电平的译码器抑制器信号44到行译码器24和数据输出缓冲器28。由于此时从译码器抑制输入块13输出H电平的译码器抑制输入信号40，所以从数据输出缓冲器28中输出译码器抑制器信号44。此外，响应于L电平的译码器抑制器信号44，行译码器24被设置为禁用状态，并且停止操作。因此，存储器单元阵列26决不会被使用。此外，把冗余确定信号43-1、43-2、43-3、和43-4提供给行冗余单元阵列25，并且选择在行冗余单元阵列25中的、对应于H电平的冗余确定信号43的一个冗余单元行。即使假定数据已经通过读出放大器23、数据控制逻辑电路21、和锁存电路27从所选择的冗余单元行中被读出了，因为译码器抑制输入信号40 于H电平，所以也决不会从数据输出缓冲器28中输出来自冗余单元行的数据。因此，有可能确定地址位A0到Aj是否被用于冗余操作。此外，如果从行地址缓冲器19输出的地址位A0到Aj次序变化了，则能够已知使用行冗余单元阵列25的地址。
接下来，将说明在(4)熔丝校验测试下的操作。在熔丝校验测试方式下，测试方式输入块12根据来自控制逻辑电路15的控制信号和地址，输出True测试方式信号RTT 41和Not测试方式信号RTN 42，这两个信号中一个处于H电平而另一个处于L电平。在下面的例子中，假定True测试方式信号RTT 41处于H电平，而Not测试方式信号RTN42处于L电平。此外，译码器抑制输入块13根据来自控制逻辑电路15的控制信号和地址，输出H电平的译码器抑制输入信号40到数据输出缓冲器28。因此，数据输出缓冲器28不是输出来自锁存电路27的数据，而是输出来自译码器抑制器电路6的译码器抑制器信号44。
在这个例子中，由于True测试方式信号RTT 41处于H电平，所以冗余译码器选择电路2中的地址设置电路2-0的NOR电路60的输出被设置为L电平。根据地址位RA0和RA1确定地址设置电路2-0中的每个NOR电路61-1、61-2、62-1、和62-2的输出。因此，根据地址位RA0和RA1，选择电路2-1、2-2、2-3、和2-4的冗余确定信号43-1、43-2、43-3和43-4中的一个被设置为H电平，而其它的所有冗余确定信号被设置为L电平。即，对应于L电平的冗余确定信号的选择电路被设置为禁用状态(未被选择的状态)，并且仅仅使对应于H电平的冗余确定信号的熔丝电路是有效的。
另一方面，由于True测试方式信号RTT 41处于H电平，所以在冗余译码器4的地址设置电路4-0中在Not端的NOR电路即NOR电路65-1的输出和对应于它的NOR电路的输出被设置为L电平。因此，在熔丝电路4-1、4-2、4-3、和4-4的Not端的所有N沟道晶体管都被设置为OFF状态。另一方面，由于Not测试方式信号RTN 42处于L电平，所以在冗余译码器4的地址设置电路4-0中根据地址位A0到Aj确定在True端的NOR电路即NOR电路65-2的输出和对应于它的NOR电路的输出。因此，在熔丝电路4-1、4-2、4-3和4-4中对应于H电平的一个冗余确定信号的True端的所有N沟道晶体管都能够取决于地址位A0到Aj被设置为ON/OFF状态。因此，例如，能够通过向地址设置电路2-0提供特定地址位RA0和RA1来选择选择电路2-1。在这时，只有冗余确定信号43-1处于H电平，而冗余确定信号43-2、43-3、43-4都被设置为L电平。因此，在冗余译码器4中，熔丝电路4-2、4-3、和4-4对冗余确定信号43没有影响。由于在熔丝电路4-1中True测试方式信号RTT 41处于H电平，所以在Not端的N沟道晶体管对冗余确定信号43没有影响。如果在给出在这种条件下的地址位A0到Aj时，True端的熔丝已经被正确地切断了，则冗余确定信号43-1被设置为H电平。冗余确定信号43被提供给译码器抑制器电路6，并且译码器抑制器电路6生成和输出L电平的译码器抑制器信号44到数据输出缓冲器28。由于此时从译码器抑制输入块13输出H电平的译码器抑制输入信号40到数据输出缓冲器28，所以从数据输出缓冲器28中输出L电平的译码器抑制器信号44到外部设备。这样，能够校验在True端的熔丝电路4-1的熔丝的切断状态。然而，由于在熔丝电路4-1中并行提供了在True端的多组N沟道晶体管和熔丝，所以当其中一组中的熔丝还没有被切断、并且该组中的N沟道晶体管的栅极被设置为H电平时，熔丝电路4-1的冗余确定信号43被设置为L电平。此外，能够通过设置N沟道晶体管的栅极为L电平而与熔丝的切断/未切断状态无关地设置输出。因此，如果在从行地址缓冲器19提供的地址位A0到Aj改变的同时实现上述操作，则能够知道在熔丝电路4-1中在True端对应于每个地址位的熔丝是否被正确地切断了。例如，假定地址位A0到Aj是从行地址缓冲器19提供的，并且只有地址位A0处于H电平，而地址位A1到Aj全部都处于L电平。在这种情况下，因为只有在True端的对应于地址位A0的NOR电路的输出被设置为H电平，所以在熔丝电路中只有对应于地址位A0的True端的熔丝部分中的N沟道晶体管被设置为ON状态。其它N沟道晶体管被设置为OFF状态。因此，如果对应于地址位A0的True端的熔丝部分中的熔丝被正确地切断了，则冗余确定信号43-1保持H电平，并且如果该熔丝没有被切断，则冗余确定信号43-1被设置为L电平。冗余确定信号43被输出到译码器抑制器电路6，并且从数据输出缓冲器28中输出一个确定结果。
接下来，当向地址位A1传送H电平并且其它地址位被设置为L电平时，能够知道对应于地址位A1的True端的熔丝的切断状态。这样，通过按次序改变H电平的地址位，能够知道在熔丝电路4-1中在True端的每个熔丝的切断状态。此外，为了校验在Not端熔丝电路4-1中的每个熔丝的切断状态，应当通过设置Not测试方式信号为H电平、True测试方式信号RTT 41为L电平来实现类似的测试操作。在这时，作为地址位，地址位A0到Aj中只有一个处于L电平，而其它的地址位被设置为H电平。
此外，当测试每个熔丝电路4-2、4-3和4-4时，改变地址位RA0和RA1以指定熔丝电路4-2、4-3和4-4中的一个，并且可以实现与以上相同的测试操作。
这样，能够知道在冗余译码器4的每个熔丝电路的True端或者Not端的每个熔丝的切断状态。
在包含常规冗余电路的半导体存储设备中，不能校验熔丝电路中的每个熔丝部分的每个熔丝是否被正确地切断了。然而，与常规的冗余电路相比，在本发明中，能够知道每个熔丝的切断状态，而且没有大量增加电路规模。为了这个目的，从测试方式输入块12向冗余译码器4提供两个控制信号。因此，有可能区分Not端和True端校验每个熔丝电路中的每个熔丝部分的每个熔丝是否被正确地切断了。
接下来，将参考图7到9对依据本发明第二实施例的具有冗余电路的半导体存储设备进行描述。在依据第二实施例的具有冗余电路的半导体存储设备中，增加了校验冗余单元的位置和对应于冗余单元的地址的方式。向与图6中相同的部件分配了与图4中相同的参考数字，并且将省略详细的说明。
参见图7，第二实施例不同于第一实施例之处在于：除了True测试方式信号RTT 41和Not测试方式信号RTN 42之外，测试方式输入块12A还生成测试方式信号TSEL 46。测试方式信号TSEL 46由冗余译码器选择电路2A输出，而没有被提供给冗余译码器4。另一方面，True测试方式信号RTT 41和Not测试方式信号RTN 42没有被输出到冗余译码器选择电路2A，而是被提供给冗余译码器4。在其它结构中第二实施例与第一实施例相同。
图8显示了冗余译码器选择电路2A、冗余译码器4、和译码器抑制器电路6的细节。参见图8，冗余译码器选择电路2A包含地址设置电路2A-0和选择电路2A-1、2A-2、2A-3和2A-4。第二实施例中的地址设置电路2A-0与第一实施例中的地址设置电路2-0的不同之处在于：使用接收测试方式信号TSEL 46的反相器60A代替接收True测试方式信号RTT 41和Not测试方式信号RTN 42的NOR电路60。在第二实施例中向反相器60A提供H电平的测试方式信号TSEL 46，相当于在第一实施例中向NOR电路60提供其中至少一个处于H电平的True测试方式信号RTT 41和Not测试方式信号RTN 42。此外，在第二实施例中向反相器60A提供L电平的测试方式信号TSEL，相当于在第一实施例中向NOR电路60提供均处于L电平的True测试方式信号RTT 41和Not测试方式信号RTN 42。本领域技术人员从以上的说明中能够理解冗余译码器选择电路2A的操作。因此，将省略冗余译码器选择电路2A的详细说明。
在依据本发明第二实施例的半导体存储设备中，除了第一实施例中的四种操作方式、即(1)正常方式、(2)冗余单元校验测试方式、(3)轮流访问测试方式、和(4)熔丝校验测试方式之外，还提供了(5)熔丝反相校验测试方式。尽管在(4)熔丝校验测试方式下检测每个熔丝的熔丝切断/未切断状态，但是在(5)熔丝反相校验测试方式下，检测哪一个熔丝电路对应于地址位A0到Aj。因为操作方式(1)到(4)与第一实施例中的相同，所以将省略其详细说明。
以下将详细描述(5)熔丝反相校验测试方式。测试方式输入块12A根据来自控制逻辑电路15的控制信号和输入的地址，输出H电平的测试方式信号TSEL 46、以及均处于L电平的True测试方式信号RTT 41和Not测试方式信号RTN 42。此外，译码器抑制输入块13根据来自控制逻辑电路15的控制信号和输入的地址，输出H电平的译码器抑制输入信号40到数据输出缓冲器28。当译码器抑制输入信号40处于L电平时，数据输出缓冲器28输出来自锁存电路27的数据。当译码器抑制输入信号40处于H电平时，数据输出缓冲器28输出来自译码器抑制器电路6的译码器抑制器信号44。因此，冗余译码器选择电路2A中的地址设置电路2A-0的反相器60A的输出被设置为L电平，并且地址设置电路2A-0中的所有NOR电路61-1、61-2、62-1、和62-2的输出取决于地址位RA0和RA1。因此，取决于地址位RA0和RA1，选择电路2A-1、2A-2、2A-3和2A-4中的一个被设置为允许状态。即，来自选择电路2A-1、2A-2、2A-3和2A-4的冗余确定信号43中的一个被设置为H电平，而其它信号被设置为L电平。
由于True测试方式信号RTT 41和Not测试方式信号RTN 42都处于L电平，所以在冗余译码器4的地址设置电路4-0中所有NOR电路都是有效的，并且依据从行地址缓冲器19提供的地址位A0到Aj确定NOR电路的输出。如果对应于根据地址位RA0和RA1指定的、在冗余译码器选择电路2A中的选择电路的冗余译码器4中的熔丝电路的熔丝已经对应于地址位A0到Aj被切断了，则冗余确定信号43根据地址位A0到Aj被设置为H电平。H电平的冗余确定信号43被输出到译码器抑制器电路6和行冗余单元阵列25。译码器抑制器电路6生成并且输出L电平的译码器抑制器信号44到行译码器24和数据输出缓冲器28。由于此时从译码器抑制输入块13输出H电平的译码器抑制输入信号40，所以从数据输出缓冲器28中输出译码器抑制器信号44。能够从这个输出和地址位RA0和RA1中知道对应于地址位A0到Aj的冗余单元行的位置以及相应的选择电路和熔丝电路。
在这种情况下，当来自数据输出缓冲器28的输出不处于L电平时，能够通过从行地址缓冲器19向地址设置电路2A-0输出地址位RA0和RA1，同时按次序改变地址位RA0和RA1，知道对应于地址位A0到Aj的冗余单元行的位置以及相应的选择电路和熔丝电路。
在具有冗余电路的常规半导体存储设备中，不能校验对应于冗余单元行的位置的地址。然而，在依据第二实施例的具有冗余电路的半导体存储设备中，除了(4)熔丝校验测试方式之外，还能够增加(5)熔丝反相校验测试方式以校验对应于冗余单元行的地址，而无需大量增加具有冗余电路的常规半导体存储设备的电路结构。
接下来，将参考图10和11对依据本发明第三实施例的具有冗余电路的半导体存储设备进行描述。在依据第三实施例的具有冗余电路的半导体存储设备中，在第一实施例中提供给冗余译码器选择电路和冗余译码器的地址是公用的。向与图4和5中相同的部件分配了相同的参考数字，并且将省略详细的说明。
在第一实施例中，地址位RA0和RA1不是地址位A0到Aj的一部分，并且作为不同的地址位提供给冗余译码器选择电路2B。然而，在第三实施例中，地址位A0到Aj的一部分被用作地址位RA0和RA1。例如，地址位A0和A1被用作第一实施例中的地址位RA0和RA1。因为有时地址位A0到Aj被改变了，所以它需要由冗余译码器选择电路2B锁存。因此，如图10所示，除了True测试方式信号RTT 41和Not测试方式信号RTN 42之外，测试方式输入块12B还生成锁存信号TLAT 47，并且把它们输出到冗余译码器选择电路2B。响应于锁存信号TLAT 47，地址位A0和A1由冗余译码器选择电路2B进行锁存。在第三实施例中，其它结构与第一实施例中的相同。
参见图11，冗余译码器4与第一实施例中的相同。因此，将省略说明。
在冗余译码器选择电路2B中只有地址设置电路2B-0与第一实施例不同。提供了一个触发器电路以与每个NOR电路61-1和61-2的输入端连接，来代替在第一实施例的地址设置电路2-0中的反相器61-3。为每个触发器的输入提供了一个反相器电路和一个双输入的NAND(与非)电路。向每个NAND电路的输入中的一个提供锁存信号TLAT47。向每个NAND电路的另一个输入提供地址位A0和反相信号。就地址位A1来说，同样如此。
在以上的结构中首先从行地址缓冲器19提供地址位A0到Aj。从测试方式输入块12提供锁存信号TLAT，并且地址位A0到Aj中的一部分A0和A1由触发器锁存。然后，从行地址缓冲器19为冗余译码器4提供地址位A0到Aj。然后，第二实施例以和第一实施例相同的方式进行操作。因此，冗余控制电路10能够以上述操作方式(1)到(5)进行操作。
因为冗余译码器4和冗余译码器选择电路2B的操作以及其它部分的结构与第一实施例中的那些相同，所以将省略其说明。
如果在第一实施例中假定地址位RA0和RA1是从外部提供的，则必须提供大量外部终端。然而，在第三实施例中，因为冗余译码器选择电路2B的地址设置电路2B-0和冗余译码器4的地址设置电路4-0的输入地址是共用的，所以不必提供和第一实施例一样多的外部终端，而没有降低功能。此外，因为地址是共用的，所以能够缩小电路规模。
接下来，将参考图12到17对依据本发明第四实施例的半导体存储设备进行描述。在第四实施例中，对应于地址位的熔丝是一个。在第四实施例中，向与以上第一到第三实施例中相同的部件分配相同的参考数字，并且将省略其详细说明。
参见图12，第四实施例不同于第一实施例之处在于：除了True测试方式信号RTT 41和Not测试方式信号RTN 42之外，测试方式输入块12C还生成测试方式信号TSEL1 48和TSEL2 49。测试方式信号TSEL1 48和TSEL2 49被输出到冗余译码器选择电路2C，而不是被提供给冗余译码器4C。另一方面，True测试方式信号RTT 41和Not测试方式信号RTN 42没有被输出到冗余译码器选择电路2C，而是被提供给冗余译码器4C。第四实施例中的其它结构与第一实施例中的那些相同。
第四实施例与第一实施例在冗余译码器选择电路2C的地址设置电路2C-0方面不同。选择电路2C-1、2C-2、2C-3、和2C-4具有与选择电路2-1、2-2、2-3、和2-4相同的电路结构。在地址设置电路2C-0中，如图14所示，提供了一个选择地址设置电路420，以生成到每个地址位RA0和RA1的True端信号和Not端信号。选择地址设置电路420具有触发器405。向触发器405的输入提供地址RA0和测试方式信号TSEL1 48的逻辑积。向触发器405的另一个输入提供地址RA0的反相信号和测试方式信号TSEL1 48的逻辑积。触发器405的输出406a和测试方式信号TSEL2 49的逻辑积被输出作为Not端信号RA0N。此外，触发器405的输出407a和测试方式信号TSEL2 49的逻辑积被输出作为True端信号RA0T。到地址位RA1的电路420也具有相同的结构。像第一实施例那样，信号RA0T、RA0N、RA1T和RA1N被提供给选择电路2C-1、2C-2、2C-3、2C-4。因此，当测试方式信号TSEL1 48和TSEL2 49都处于H电平时，能够根据地址位RA0和RA1选择选择电路2C-1、2C-2、2C-3、2C-4中的任何一个。此外，当测试方式信号TSEL2 49处于L电平时，到这些地址位的True端输出和Not端输出都被设置为L电平，使得冗余译码器选择电路2C能够被设置为禁用状态。
此外，第四实施例与第一实施例在冗余译码器4C的地址设置电路4C-0方面不同。尽管在第一实施例中地址设置电路主要由NOR电路组成，但是在第四实施例中地址设置电路4C-0由AND(与)电路组成。如图15所示，向地址设置电路4C-0提供True测试方式信号RTT41、Not测试方式信号RTN 42、地址位A0到Aj、和允许信号EN。对于地址位A0，地址位A0和True测试方式信号RTT 41的逻辑积被输出作为信号A0T。此外，地址位A0的反相信号和Not测试方式信号RTN 42的逻辑积被输出作为信号A0N。用于每个地址位A1到Aj的电路与用于地址位A0的电路相同。此外，对于允许信号EN，允许信号EN和True测试方式信号RTT 41的逻辑积被输出作为信号ENB。如图13所示，向冗余译码器4C的熔丝电路4C-1、4C-2、4C-3、4C-4提供信号A01T、A01N、……、AjT、和AjN以及允许信号ENB。
熔丝电路4C-1、4C-2、4C-3、4C-4具有相同的电路结构，但是该电路结构不同于第一实施例中的熔丝电路4-1。熔丝电路4C-1具有到每个地址位A0到Aj以及允许信号ENB的熔丝部分202和N沟道晶体管。N沟道晶体管的漏极与冗余确定信号43-1连接，并且源极接地。熔丝部分202的输出端与栅极连接。这样，根据熔丝部分202的输出确定冗余反相信号43-1的电平。
到地址位A0的熔丝部分202如图16所示。熔丝部分202的熔丝检测电路包含一个触发器，它具有熔丝202a和P沟道晶体管202b作为负载。熔丝202a和P沟道晶体管202b的源极与电源电压Vperl并联连接。N沟道晶体管202c的漏极与熔丝202a连接，并且源极接地。N沟道晶体管202d的漏极与P沟道晶体管202b的漏极连接，并且源极接地。在熔丝202a和N沟道晶体管202c之间的节点N1与每一个P沟道晶体管202b和N沟道晶体管202d的栅极连接。在P沟道晶体管202b和N沟道晶体管202d之间的节点N2与N沟道晶体管202c的栅极连接。在熔丝202a没有被切断并且处于导通状态的情况下，节点N1被设置为H电平，而节点N2被设置为L电平。当熔丝202a被切断并且处于非导通状态时，节点N1和N2的电平被设置得与以上相反。
熔丝部分202中的地址生成电路具有两个转移电路，其从熔丝检测电路接收正的和互补的信号203a和203b。向冗余地址位A0的True端和Not端提供一个转移电路。在True端的转移电路中，向N沟道晶体管的栅极提供节点N1的电势，并且向P沟道晶体管的栅极提供节点N2的电势。另一方面，在Not端的转移电路中，向N沟道晶体管的栅极提供节点N2的电势，并且向P沟道晶体管的栅极提供节点N1的电势。在True端和Not端的转移电路的输出被线或(wired-OR)，并且被输出作为信号RkA0。信号RkA0被提供给对应于地址位A0的熔丝电路4C-1中的N沟道晶体管的栅极。其它地址位A1到Aj中每一个的熔丝部分与到地址位A0的熔丝部分相同。向True端的转移栅提供允许信号ENB，并且向Not端的转移栅提供地电势。
因为当熔丝202a没有被切断时信号203a被设置为H电平、并且信号203b被设置为L电平，所以在True端的转移栅导通，而且在Not端的转移电路被设置为OFF状态，并且输出在True端的地址位信号。即，当地址位A0处于L电平时，输出L电平的信号RkA0，并且当地址位A0处于H电平时，输出H电平的信号RkA0。此外，因为当熔丝202a被切断时信号203b被设置为H电平、并且信号203a被设置为L电平，所以如果地址位A0处于L电平，则输出H电平的信号RkA0，并且如果地址位A0处于H电平，则输出L电平的信号RkA0。
以下将参考图17对第四实施例中的半导体存储设备的操作进行描述。图17是显示了这些操作方式的表格。
(1)在正常操作方式下，测试方式输入块12C根据来自控制逻辑电路15的控制信号和输入的地址，生成均处于H电平的True测试方式信号RTT 41和Not测试方式信号RTN 42、以及L电平的测试方式信号TSEL2 49。译码抑制输入块13根据来自控制逻辑电路15的控制信号和输入的地址，输出L电平的译码抑制输入信号40到数据输出缓冲器28。由于L电平的测试方式信号TSEL2 49，所以在地址设置电路2C-0中地址位RA0T、RA0N、RA1T和RA1N的所有输出都被设置为L电平，并且冗余译码器选择电路2C被设置为禁用状态。此外，因为True测试方式信号RTT 41和Not测试方式信号RTN 42处于H电平，所以向熔丝电路中的熔丝部分提供地址位A0N到AjN、和A0T到AjT、和允许信号ENB。如果从熔丝部分中输出H电平的信号，则相应的N沟道晶体管被设置为ON状态，并且冗余确定信号43被设置为L电平。如果从所有熔丝部分中输出L电平的信号，则N沟道晶体管被设置为OFF状态，并且冗余确定信号43被设置为H电平。因此，译码器抑制器电路6输出L电平的译码器抑制器信号44。然后，实现与第一实施例中相同的操作。
(2)在冗余单元校验测试方式下，测试方式输入块12C根据来自控制逻辑电路15的控制信号和输入的地址，生成均处于L电平的True测试方式信号RTT 41和Not测试方式信号RTN 42、以及H电平的测试方式信号TSEL1和TSEL2 49。译码抑制输入块13根据来自控制逻辑电路15的控制信号和输入的地址，输出L电平的译码抑制输入信号40到数据输出缓冲器28。由于True测试方式信号RTT 41和Not测试方式信号RTN 42都处于L电平，所以从冗余译码器4C的地址设置电路4C-0中输出所有L电平的地址位。因此，不管在熔丝部分中的熔丝是否被切断，都从熔丝部分中输出信号RkA0到RkAj以及对应于允许信号ENB的L电平的信号。因此，冗余译码器4C被设置为禁用状态。另一方面，因为测试方式信号TSEL1 48和TSEL2 49都处于H电平，所以在地址设置电路2C-0中地址位RA0T、RA0N、RA1T和RA1N的输出电平取决于地址位RA0和RA1。这样，像第一实施例那样，冗余单元校验测试方式中的操作是可能的。
(3)在轮流访问测试方式下，测试方式输入块12C根据来自控制逻辑电路15的控制信号和输入的地址，生成均处于H电平的True测试方式信号RTT 41和Not测试方式信号RTN 42、以及L电平的测试方式信号TSEL2 49。译码抑制输入块13根据来自控制逻辑电路15的控制信号和输入的地址，输出H电平的译码抑制输入信号40到数据输出缓冲器28。在地址设置电路2C-0中，响应于L电平的测试方式信号TSEL2 49，地址位信号RA0T、RA0N、RA1T和RA1N的所有输出都被设置为L电平，并且冗余译码器选择电路2C被设置为禁用状态(未被选择的状态)。此外，因为True测试方式信号RTT 41和Not测试方式信号RTN 42处于H电平，所以向每个熔丝电路中的熔丝部分提供地址位A0N到AjN、和A1T到AjT以及允许信号ENB。如果从熔丝部分中输出H电平的信号，则相应N沟道晶体管被设置为ON状态，并且冗余确定信号43被设置为L电平。如果从所有熔丝部分中输出L电平的信号，则N沟道晶体管被设置为OFF状态，并且冗余确定信号被设置为H电平。因此，译码器抑制器电路6输出L电平的译码器抑制器信号44。然后，实现与第一实施例中相同的操作。
(4)在熔丝校验测试方式下，测试方式输入块12C根据来自控制逻辑电路15的控制信号和输入的地址，生成其中一个处于H电平而另一个处于L电平的True测试方式信号RTT 41和Not测试方式信号RTN 44，以及都处于H电平的测试方式信号TSEL1 48和TSEL2 49。译码抑制输入块13根据来自控制逻辑电路15的控制信号和输入的地址，输出H电平的译码抑制输入信号40到数据输出缓冲器28。在地址设置电路2C-0中，由于H电平的测试方式信号TSEL1 48和TSEL249，所以地址位RA0T、RA0N、RA1T和RA1N的所有输出取决于地址位RA0和RA1。此外，由于True测试方式信号RTT 41和Not测试方式信号RTN 42中的一个处于L电平，所以在地址位A0T到AjT和信号ENB的组、以及地址位信号A0N到AjN的组任何一组中的所有信号电平都被设置为L电平。例如，如果信号RTT处于L电平，则地址位A1T到AjT和信号ENB的所有信号电平都被设置为L电平。此外，如果信号RTN处于L电平，则地址位A0N到AjN的所有信号电平都被设置为L电平。这样，能够选择在True端和Not端上的一个。这样，有可能通过实现与第一实施例中相同的操作来校验熔丝电路中的每个熔丝是否被切断。
在上述说明中，用于冗余测试的地址位RA0和RA1响应于控制信号TSEL1被锁存。这是在地址位RA0和RA1是地址位A0到Aj的一部分时采用的方法。另一方面，如果地址位A0到Aj和地址位RA0和RA1是独立输入的，则信号TSEL1和触发器405是不必要的。此外，因为允许信号ENB是在电路中生成的信号，所以如果依据每种操作方式选择H电平/L电平的控制信号并且输出该控制信号，则没有必要使测试方式输入块12生成控制信号。
在第一到第三实施例中，为提供给冗余译码器4的每个地址位提供了True端和Not端的两个熔丝部分。然而，在第四实施例中，为提供给冗余译码器4的每个地址位提供了一个熔丝部分。这样，即使为每个地址位提供了一个熔丝，也能够保持从第一实施例到第三实施例的效果。
如上所述，在第一到第四实施例中采用了熔丝方法，其中通过用激光器物理地破坏熔丝来在熔丝中编程有缺陷的地址。然而，本发明能够被应用于熔丝破坏方法(多晶硅电路、电容器极板、和金属线)、电熔丝破坏方法(电容器绝缘薄膜、电路绝缘薄膜)、和熔丝非破坏方法(像EEPROM和EPROM那样的非易失性存储器)。
依据本发明中的冗余控制电路，有可能校验在一特定熔丝中是否编程了有缺陷的地址的数据。