根据操作频率控制内部控制信号的启用时间的电路及方法.pdf

提供了用于根据存储装置的操作频率的变化来控制连接位线读出放大器与数据读出放大器的数据总线的电路，其包括：脉冲宽度调节电路，用于接收输入信号之后，依据存储装置的操作频率来改变输入信号的脉冲宽度，信号传输电路，用于缓冲由脉冲宽度调节电路输出的信号，以及输出电路，用于响应从信号传输电路输出的信号而输出第一信号，以控制数据总线。

权利要求书
1.  一种根据存储装置中操作频率变化来控制内部控制信号的启用周期的电路，该电路包括：
脉冲宽度调节电路，用于依据该操作频率来改变输入信号的脉冲宽度；
信号传输电路，用于缓冲由该脉冲宽度调节电路输出的信号；以及
输出电路，用于响应从该信号传输电路输出的信号而输出第一信号，以控制该存储装置的数据总线的操作。

2.  如权利要求1所述的根据存储装置中操作频率变化来控制内部控制信号的启用周期的控制电路，其中，该脉冲宽度调节电路包括第一延迟电路及与非门：
其中，该与非门接收该第一延迟电路的输入信号及输出信号；以及
其中，该第一延迟电路接收该存储装置的输入信号及时钟信号，并依据该时钟信号的频率来调节延迟时间，直到该输入信号被施加到该与非门的输入端子。

3.  如权利要求2所述的根据存储装置中操作频率变化来控制内部控制信号的启用周期的控制电路，其中，该时钟信号的循环周期越短，该第一信号的脉冲宽度越窄。

4.  如权利要求2所述的根据存储装置中操作频率变化来控制内部控制信号的启用周期的控制电路，其中，该第一延迟电路包括：第二延迟电路，用于接收该输入信号，以及第三延迟电路，用于接收从该第二延迟电路传送的信号：
其中，第二延迟电路的延迟时间依据该时钟信号的频率变化而改变；
其中，第三延迟电路的延迟时间依据该存储装置的操作电压的变化而改变；以及
其中，将该第三延迟电路的输出信号施加到该与非门。

5.  如权利要求4所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的控制电路，其中，该第一延迟电路还包括：
频率检测器，用于检测该时钟信号的频率变化；以及
电压检测器，用于检测该存储装置的操作电压的变化。

6.  如权利要求4所述的根据存储装置中操作频率变化来控制内部控制信号的启用周期的控制电路，其中，该第一延迟电路还包括第四延迟电路，用于将从第三延迟电路传送的信号延迟预定的时间。

7.  如权利要求6所述的根据存储装置中操作频率变化来控制内部控制信号的启用周期的控制电路，其中，该第四延迟电路的延迟时间由地址信号所控制，并且，该第四延迟电路是用于该存储装置的测试模式的延迟路径。

8.  如权利要求4所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的控制电路，其中，当该时钟信号的频率增加时，该第一信号的脉冲宽度变窄。

9.  如权利要求4所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的控制电路，其中，当该存储装置的操作电压增加时，该第一信号的脉冲宽度变宽。

10.  一种根据存储装置的操作频率变化来控制内部控制信号的启用周期的方法，该控制方法包括如下步骤：
(a)接收输入信号；
(b)将该输入信号延迟预定的时间；
(c)以与非逻辑来操作该输入信号及从该输入信号延迟的信号；以及
(d)输出操作与非逻辑的结果。

11.  如权利要求10所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的方法，还包括如下步骤：
(b-1)依据该存储装置的时钟信号的频率来决定步骤(b)的预定时间。

12.  如权利要求11所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的方法，其中，当该时钟信号的频率增加时，从步骤(d)输出的信号的脉冲宽度变窄。

13.  如权利要求11所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的方法，还包括如下步骤：
(b-2)通过使用该存储装置的地址信号来进一步减小从步骤(d)输出的信号的脉冲宽度。

14.  如权利要求13所述的根据存储装置的操作频率变化来控制内部控制信号的启用周期的方法，其中，步骤(b-2)在该存储装置的测试模式中被启用。

说明书根据操作频率控制内部控制信号的启用时间的电路及方法
技术领域
本发明涉及控制存储装置的读出放大器的方法，尤其涉及与存储装置的操作电压及频率变动相一致地自动控制读出放大器的操作的方法及其电路。
背景技术
图1为显示了一般存储装置中的读取及写入操作的图表。
如图1所示，在写入操作期间，将通过输入/输出数据填充(data pad)施加的数据经由数据输入缓冲器及数据输入寄存器传送到位线(bitline)读出放大器。同时，在读取操作期间，将由位线读出放大器放大的单元数据(cell data)经由数据读出放大器、管道寄存器(pipe register)及数据输出缓冲器传送到输入/输出数据填充。
图1中，信号Yi是脉冲信号，用于将位线读出放大器与数据读出放大器相连接，以便控制数据总线的操作。当信号Yi控制数据总线正被启用时，将写入数据从写入驱动器传送到位线读出放大器，并且，将读取的数据从位线读出放大器传送到数据读出放大器。在主动操作模式下(读取或写入操作)传送有效数据时，使信号Yi的脉宽更宽是有利的。因为时间参数tDPL有助于使数据的还原效能更好，所以改善tDPL(从由写入命令在内部产生CAS脉冲信号时到由预充电命令在内部产生预充电脉冲信号时的时间)的性能也是有效的。因此，通常将信号Yi的脉冲宽度在容许范围内尽可能地设得更宽，并且，根据操作条件通过缩减来使用它。提供参考，当存储装置的操作频率增加(也就是说，时钟循环周期缩短)时，信号Yi所容许的脉冲宽度变窄。
其间，因为信号Yi由对从读取/写入选通脉冲生成器输出的读取/写入选通脉冲信号rdwtatbzp13的响应产生，所以以下将对读取/写入选通脉冲生成器加以说明。
图2A显示了传统地读取/写入选通脉冲生成器的例子，并且，图2B为图2A所示的电路中使用的信号的波形图。
图2A中，信号extyp8及icasp6为用于使数据传输线短路或开路、以便从存储装置的单元阵列读取数据至外围电路或是从外围电路将数据写入存储装置的单元阵列的信号。对信息而言，称其为核心区(core section)，包括存储单元及位线读出放大器以及其余的外围电路的范围。
详细地说，信号extyp8是当将读取或写入命令(突发命令(burst command))施加到存储装置时与时钟信号同步产生的脉冲信号；并且，信号icasp6是通过产生自突发操作命令来在操作存储装置中使用的信号，该自突发操作命令是当从外部施加读取或写入命令时，通过MRS(模式寄存器装置)模式从比一个时钟时间晚一个时钟循环周期的时钟时间以突发长度组而建立的。
信号rdwtstbzp13是通过MRS模式为突发长度组活动的信号，与突发操作命令(外部＝exryp8及内部＝icasp61)同步被激活。换句话说，信号rdwtstbzp13用于将输入/输出读出放大器在放大及传送数据时的功能时间通知给数据输出缓冲器，该数据为从核心电路区域被发送到外围电路，在由读出放大器完成数据放大及传输之后重置外围电路的数据传输线。
信号prwup是设定初始数据值的信号，在从高电平跌落至低电平之后保持低电平。信号term_z是用于测试模式的在正常操作期间保持低电平的信号。信号tm_clkpulsez用于测试模式。下面，将会连同本发明的实施例来详细说明这些信号。
如下，通过参考图2B的波形图来说明图2A的电路操作。
如图2B所示，当将读取/写入命令与时钟信号clock同步地施加到存储装置时，产生脉冲信号extyp8。假如脉冲信号extyp8被启动，与下一个时钟依次同步地产生多个脉冲信号icasp6。如图2B所示，与脉冲信号extyp8及icasp6的上升沿同步地产生读取/写入选通脉冲信号rdwtstbzp13。
这里，在图2A所示的传统电路中，可以看出由脉冲宽度调节电路200所产生的读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度是固定的，然而存储装置的操作频率则不是。这里，节点A至节点D的延迟时间由延迟电路20决定。由于脉冲宽度调节电路200中延迟电路20的延迟时间是固定的，从脉冲宽度调节电路200输出的信号的脉冲宽度总是常数，而与存储装置的操作频率无关。
但是，当存储装置的操作频率变动时，需要调节读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度。传统的技术中，当存储装置的操作频率变动时，延迟电路20的延迟时间由于在FIB过程期间因更改金属选项(metal option)而改变，这将需要许多成本及时间。
此外，当存储装置的操作电压改变时，以传统的技术无法校正读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度的变动。
发明内容
因此，本发明努力解决相关技术中产生的问题，本发明的目的在于提供依据存储装置的操作频率变化而自动控制从脉冲宽度调节电路输出的信号的脉冲宽度的控制方法。
本发明的另一目的在于提供与外部时钟信号变化一致地控制读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度的方法。
为实现上述目的，依据本发明的一个方面，提供了即使当存储装置的操作频率改变时也通常可用的读取/写入选通脉冲生成器。
依据本发明的另一方面，还提供了通过施加外部地址信号及控制读取/写入脉冲宽度以延迟从读取/写入选通脉冲生成器输出的信号的方法。
依据本发明的再一个方面，所提供的为依据存储装置的操作电压的变化控制读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度的方法。
依据本发明的特征，本发明的实施例为依据存储装置中操作频率的变化来控制内部控制信号的启用周期的电路，该存储装置包括：用于依据操作频率来改变输入信号的脉冲宽度的脉冲宽度调节电路；用于缓冲从脉冲宽度调节电路输出的信号的信号传输电路；以及用于响应信号传输电路输出的信号而输出第一信号以控制存储装置的数据总线的操作的输出电路。
在此实施例中，脉冲宽度调节电路包括第一延迟电路及与非(NAND)门，其中，与非门接收第一延迟电路的输入信号及输出信号，并且，第一延迟电路接收存储装置的输入信号及时钟信号，并依据时钟信号的频率调节延迟时间直到该输入信号被施加至该与非门的输入端。
在此实施例中，时钟信号的循环周期越短，第一信号的脉冲宽度越窄。
本发明的另一实施例为用于依据存储装置中操作频率的变化来控制内部控制信号的启用周期的方法，包括以下步骤：(a)接收输入信号；(b)将该输入信号延迟预定的时间；(c)以与非逻辑来操作输入信号及从输入信号延迟的信号；以及(d)输出操作与非逻辑的结果。
此实施例中，还包括以下步骤：(b-1)依据存储装置的时钟信号的频率决定的步骤(b)的预定时间。
此实施例中，当时钟信号的频率增加时，由步骤(d)输出的信号的脉冲宽度变窄。
此实施例中，还包括以下步骤：(b-2)通过使用存储装置的地址信号将由步骤(d)输出的信号的脉冲宽度减至更低。
附图说明
在与附图结合阅读下面的详细描述之后，本发明的上述目的、以及其它特征及优点将更为清楚，附图中：
图1为显示了一般存储装置中的读取及写入操作的图表；
图2A显示了传统的读取/写入选通脉冲生成器的例子；
图2B为用于图2A所示的电路的信号的波形图；
图3显示了根据本发明的读取/写入选通脉冲生成器的示范实施例；
图4至10显示了图3所示的脉冲宽度调节电路300中的延迟电路30的
实施例；
图11为图2A所示传统电路的操作时序图；
图12为显示了当存储装置的操作电压vdd变化时，由图2A的传统电路输出的读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度变化的波形图；
图13为用于本发明的电路的信号的波形图，特别是用于图5的电路的信号的示范波形图；
图14为显示了依据时钟信号clk_in来改变标志信号Flag1及Flag2的过程的图表；
图1 5为显示了当在其中使用了图1 0所示的路径C1及C2时的输出信号rdwtstbzp13的波形的图表；
图16为显示了依据操作电压的变化的输出信号rdwtstbzp13的变化的波形图。
具体实施方式
作出参照将使本发明的优选实施例、附图中显示的例子更为详细。在可能的情况下，相同的附图标记将用于所有引用相同或类似部分的附图以及描述。
图3显示了根据本发明的读取/写入选通脉冲生成器的示范实施例。
图3的电路不同于图2A的电路，其中，脉冲宽度调节电路300中的延迟电路30是由时钟信号clk_in以及地址信号add_0及add_1所控制。
图3的电路包括输入信号接收器310、脉冲宽度调节电路300、测试模式电路330及输出电路340。
输入信号接收器310包括反相器INV30及INV31，以及与非门NAND30。将输入信号extyp8施加到反相器INV30并且将输入信号icasp6施加到反相器INV31。将反相器INV30及INV31的输出信号施加到与非门NAND30。
脉冲宽度调节电路300包括延迟电路30及与非门NAND31。
延迟电路30接收与非门NAND30的输出信号、测试模式信号tmz_1、时钟信号clk_in、以及地址信号add_0和add_1。
与非门NAND31接收与非门NAND30的输出信号及延迟电路30的输出信号。脉冲宽度调节电路300的输出信号为与非门NAND31的输出信号。节点A到节点D的延迟时间由延迟电路30决定。延迟电路30的延迟时间依靠时钟信号clk_in及地址信号add_0和add_1来调节。为了参照，测试模式信号tmz_1是用于决定目前的操作是否为测试模式的控制信号，在测试模式期间保持低电平，而在正常操作模式期间保持高电平。Add_0及add_1是用于测试操作模式的外部地址信号。将以下列详细电路来说明信号的功能。
信号传输电路320包括反相器INV32、INV33及INV34，其接收并缓冲由脉冲宽度调节电路300输出的信号。
测试模式电路330包括晶体管P31、P32及N31，以及锁存电路301。如图3所示，PMOS晶体管P31及NMOS晶体管N31串联在电源电压与地之间。PMOS晶体管P32连接在电源电压与节点NODE31之间。锁存电路301暂时储存节点NODE31的信号。这里，termz是用于测试模式的信号，并且信号pwrup如图2A所述。
输出电路340包括与非门302及反相器INV35及INV36。与非门302接收反相器34的输出信号、信号termz及锁存电路301的输出信号。信号termz的作用是抑制读取/写入选通脉冲信号rdwtstbzp13。将与非门302的输出信号施加到相互串联的反相器INV35及INV36。反相器INV36的输出信号作为输出电路340的输出信号变成读取/写入选通脉冲信号rdwtstbzp13。
正常操作中，输入信号extyp8及icasp6在预定时间之后产生为读取/写入选通脉冲信号rdwtstbzp13。此期间，对于脉冲调节电路300来说，有可能通过修改输入信号extyp8及icasp6的脉冲宽度以及使用取决于操作频率的变化而变化的时钟信号clk_in来控制读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度。
图4至10显示了图3所示的脉冲宽度调节电路300中的延迟电路30的实施例。如后面所述，将时钟信号clk_in施加到延迟电路30以便检测存储装置的操作频率。并且，在测试模式的开始，将低电平测试模式信号tmz_1施加到那里。而且，在测试模式的开始，也施加地址信号add_0及add_1以进一步调节延迟时间。为了参照，图3所示节点A及D相当于图4所示的节点A及D。
下面，将更详细地描述图4至10所示的电路。
图4为详细地显示了图3所示的延迟电路的内部结构的方框图。
如图4所示，图3中的延迟电路30包括延迟单元401、402及403、频率检测器404、电压检测器405、测试模式地址信号接收器406、以及参考电压生成器407。频率检测器404的示范电路、电压检测器405、以及测试模式地址信号接收器406分别在图4、5及6中示出。
图4中，频率检测器404接收时钟信号clk_in然后输出操作频率检测信号dec_0z、dec_1z及dec_2z，该检测信号控制延迟单元401的延迟路径。操作频率检测信号dec_0z、dec_1z及dec_2z的逻辑电平依据时钟信号clk_in的频率而改变。从节点A到节点D的延迟路径系依据时钟信号clk_in的频率而改变。
以加电(power-up)信号pwrup启用参考电压生成器407，输出多个参考电压vref_0及vref_1。参考电压生成器407是能够输出稳定的参考电压而不受操作电压影响的电路，其由本领域的技术人员所熟知的电路结构所构建。
电压检测器405通过将操作电压vdd与参考电压vref_0及vref_1相比较来检测操作电压vdd的变化。电压检测器405输出多个电压选择信号vsel_0z、vsel_1z及vsel_2z以控制延迟单元402的延迟路径。因此，延迟路径B～C1的延迟时间由电压选择信号vsel_0z、vsel_1z及vsel_2z的逻辑电平所决定。
依据测试模式信号tmz_1的逻辑电平，可将节点C1的信号直接或经由延迟单元403传送至节点D。当测试模式信号tmz_1为高电平时，将节点C1的信号直接传送至节点D。
测试模式地址信号接收器406接收地址信号并输出多个选择信号sel_0z、sel_1z、sel_2z及sel_3z。响应选择信号sel_0z、sel_1z、sel_2z及sel_3z，而调节延迟单元403的延迟时间。如上所述，在测试模式下，延迟单元403用作延迟路径，也就是说，当测试模式信号tmz_1在低电平时有可能通过使用地址信号来实行额外的延迟调整操作。
图5至10说明了图4所示的零件的示范特征。
作为图4所示的频率检测器404的例子，图5说明了响应时钟信号clk_in而输出决定存储装置的操作频率的范围的操作频率检测信号dec_0z、dec_1z及dec_2z的电路。
图5中，在通过响应时钟信号clk_in而产生多个内部信号dlic4_ref、dlic4、dlic4d1、dlic4d2、cmp、flag_1及flag_2来检测存储装置的操作频率之后，最后从那里输出操作频率检测信号dec_0z、dec_1z及dec_2z以决定存储装置操作频率的范围。
如图5所示，将时钟信号clk_in施加到频率分配器500。该分配器500输出具有比时钟信号clk_in长的周期的频率分配信号dlic4_ref。如图13波形图所示，频率分配信号dlic4_ref的循环周期为时钟信号clk_in的循环周期的四倍。在此情况下，频率分配信号dlic4_ref的低电平期间与时钟信号clk_in的循环周期tCLK相同。然而，可由本领域技术人员改变频率分配信号dlic4_ref的循环周期。
频率分配信号dlic4_ref在被由奇数个反相器组成的缓冲电路501延迟之后被以反相输出。该反相频率分配信号以dlic4表示。信号dlic4_ref及dlic4的波形如图13所示。
图5中，将频率分配信号dlic4_ref及反相频率分配信号dlic4施加到与非门NAND51。将由与非门NAND51输出的信号施加到延迟单元506及或非(NOR)门NOR51。或非门NOR51接收与非门NAND51的输出信号及延迟单元506的输出信号，并输出脉冲信号cmp。或非门NOR51的输出信号cmp如图13所示。将反相频率分配信号以dlic4施加到延迟单元delay_A及delay_B。这里，延迟单元delay_A及delay_B的延迟时间之间有差异。延迟单元delay_A及delay_B的输出信号分别以dlic4d1及dlic4d2表示。
将延迟单元delay_A的输出信号dlic4d1及频率分配信号dlic4_ref施加到触发器电路502。该触发器电路502由两个相互交叉耦合的与非门输入/输出端所构成。由触发器电路502两个输出端子输出的信号分别为e及f。
将延迟单元delay_B的输出信号dlic4d2及频率分配信号dlic4_ref施加到触发器电路503。触发器电路503由两个相互交叉耦合的与非门输入/输出端子所构成。由触发器电路503两个输出端子输出的信号分别为g及h。
与非门NAND52接收或非门NOR51的输出信号cmp及触发器电路502的输出信号e。与非门NAND53接收或非门NOR51的输出信号cmp及触发器电路502的输出信号f。与非门NAND54接收该输出信号cmp及触发器电路503的输出信号g。与非门NAND55接收或非门NOR51的输出信号cmp及触发器电路503的输出信号h。
将与非门NAND52及NAND53的输出信号施加到触发器电路504。触发器电路504由两个相互交叉耦合的与非门输入/输出端子所构成。触发器电路504的输出信号以标志信号flag_1表示。
将与非门NAND54及NAND55的输出信号施加到触发器电路505。触发器电路505由两个相互交叉耦合的与非门输入/输出端子所构成。触发器电路505的输出信号以标志信号flag_2表示。
为了参照，当延迟单元508的延迟时间比延迟单元507的延迟时间长时(即delay_A＜delay_B)，标志信号的逻辑电平如下所述。
若tCLK＜delay_A，标志信号flag_1及flag_2均为低电平。这里，tCLK为时钟信号clk_in的循环周期。
若delay_A＜tCLK＜delay_B，标志信号flag_1为高电平，同时标志信号flag_2为低电平。
若tCLK＜delay_B，标志信号flag_1及flag_2均为高电平。
图5中，将标志信号flag_1及flag_2分别施加到反相器INV51及INV52。将反相器INV51及INV52的输出信号施加到与非门NAND56。与非门NAND56输出操作频率检测信号dec_0z。
接下来，将标志信号flag_2施加到反相器INV53。将反相器INV53的输出信号及标志信号flag_1施加到与非门NAND57。与非门NAND57输出操作频率检测信号dec_1z。
最后，将标志信号flag_1及flag_2施加到与非门NAND58。与非门NAND58输出操作频率检测信号dec_2z。
图6为输出电压选择信号vsel_2z、vsel_1z及vsel_0z，以根据操作电压的变化来控制输入信号的延迟时间的电路。图6中产生的电压选择信号用于选择图9所示电路的延迟路径。
图6说明了两个差动放大比较器。如图6所示，其中一个差动放大比较器用于对操作电压vdd与参考电压vref_0做比较，且另一个差动放大比较器用于对操作电压vdd与参考电压vref_1做比较。参考电压vref_0比参考电压vref_1低(vref_0＜vref_1)。
如图6的提示，若vdd＜vref_0，差动放大比较器的输出信号DET_0及DET_1均为高电平。
若vref_0＜vdd＜vref_1，输出信号DET_0为高电平，同时输出信号DET_1为低电平。
若vdd＞vref_1，差动放大比较器的输出信号DET_0及DET_1均为低电平。
将差动放大比较器的输出信号DET_0施加到反相器INV61，并且，反相器INV61的输出信号为DET_0b。将差动放大比较器的输出信号DET_1施加到反相器INV62，并且，反相器INV62的输出信号为DET_1b。
图6中，与非门NAND61接收信号DET_0b及DET_1b，并且，与非门NAND61的输出信号为电压选择信号vsel_2z。
与非门NAND62接收信号DET_0b及DET_1，并且，与非门NAND62的输出信号为电压选择信号vsel_1z。
与非门NAND63接收信号DET_0及DET_1，并且，与非门NAND63的输出信号为电压选择信号vsel_0z。
由图6可看出，提供图6的电路用于检测操作电压vdd对参考电压vref_0及vref_1的波动。
图7说明了响应地址信号add_0及add_1而产生选择信号sel_3z、sel_2z、sel_1z及sel_0z的电路组件以指定延迟路径。
如图7所示，接收地址信号add_0的反相器INV71输出反相地址信号add_0b。接收地址信号add_1的反相器INV72输出反相地址信号add_1b。接下来，由地址信号的逻辑组合产生延迟路径选择信号sel_3z、sel_2z、sel_1z及sel_0z。也就是说，与非门NAND71接收地址信号add_0b及add_1b，然后输出选择信号sel_3z。与非门NAND72接收地址信号add_0b及add_1，然后输出选择信号sel_2z。与非门NAND73接收地址信号add_0及add_1b，然后输出选择信号sel_1z。与非门NAND74接收地址信号add_0及add_1，然后输出选择信号sel_0z。
作为延迟电路30示范特征，图8示出了通过使用图5中产生的操作频率检测信号dec_0z、dec_1z及dec_2z来选择输入信号的延迟路径的电路的例子。
图8的电路包括多个延迟单元801、802、803及804，以及由操作频率检测信号dec_0z、dec_1z及dec_2z控制的切换单元811、812、814、815及816。调制电路817及818的每个包括串联的与非门及反相器。调制电路817及818的输入端子接收节点A的信号。
图8中，整体延迟时间由节点A至节点D所取得。这里，图8的节点A及D与图3的节点A及D相同。
经由图8的节点A输入的信号为来自于图3的输入信号接收器310的输出信号，即为信号extyp8或icasp6。
图8中，操作频率检测信号dec_1z及dec_2z控制切换单元811及814的导通/关断操作。操作频率检测信号dec_0z控制切换单元812的导通/关断操作。操作频率检测信号dec_2z控制切换单元815的导通/关断操作。测试模式信号tmz_1控制切换单元816的导通/关断操作。
在操作中，当接收操作频率检测信号dec_1z及dec_2z的与非门NAND81输出高电平输出信号，切换单元811及814导通。因此，经由节点A接收的输入信号依次通过延迟单元801、调制电路817、延迟单元802、调制电路818、以及切换单元814。这里，切换单元815由操作频率检测信号dec_2z控制。因此，当操作频率检测信号dec_2z为低电平时，将通过切换单元814的信号经由延迟单元804传送至节点B，而当操作频率检测信号dec_2z为高电平时，该信号被直接传送至节点C。
在操作中，当切换单元812响应操作频率检测信号dec_0z而导通时，经由节点A接收的输入信号依次通过延迟单元801、调制电路817、及切换单元812。这里，切换单元815由操作频率检测信号dec_2z所控制。当操作频率检测信号dec_2z为低电平时，将通过切换单元812的信号经由延迟单元804传送至节点B，而当操作频率检测信号dec_2z为高电平时，该信号被直接传送至节点B。
接下来，将在节点B的信号经由切换单元816传送至节点C1。在节点C1的信号可经由切换单元816被直接传送至节点D或经由C1-C2-D的延迟路径被传送至节点D。
下面，将详细描述另一个延迟操作。
参考图8，切换单元816由测试模式信号tmz_1导通/关断。在测试模式中，测试模式信号tmz_1保持低电平。在正常操作模式下，测试模式信号tmz_1保持高电平。
在正常操作模式下，将在节点C1的信号转发到C1-D的延迟路径。换句话说，将在节点C1的信号经由切换单元816、反相器INV81及与非门NAND83的传送至节点D。这里，与非门NAND83接收由反相器INV81及节点A输出的信号。
在测试模式下，将在节点C1的信号经由图10所示的电路传送至节点C2。将传送至节点C2的信号经由切换单元816、反相器INV81及与非门NAND83的传送至节点D。
图9显示了在B-C1的延迟路径上布置的电路。图9的延迟路径电路由图6产生的电压选择信号vsel_2z、vsel_1z及vsel_0z选择。
如所显示的，图9的电路包括延迟单元901、902、及903，切换单元911、912、913及914，以及与非门NAND91及NAND92。
与非门NAND91及NAND92接收电压选择信号vsel_1z及vsel_0z。切换单元911由与非门NAND91的输出信号导通/关断。切换单元913由与非门NAND92的输出信号导通/关断。切换单元912由电压选择信号vsel_2z导通/关断。切换单元914由电压选择信号vsel_0z导通/关断。
在操作中，若切换单元911及913导通，在节点B的信号依次通过延迟单元901、切换单元911、延迟单元902及切换单元913。通过切换单元913的信号的延迟路径依据电压选择信号vsel_0z而改变。也就是说，当电压选择信号vsel_0z为高电平时，将通过切换单元913的信号经由切换单元914传送至节点C1。另外，当电压选择信号vsel_0z为低电平时，将通过切换单元913的信号经由延迟单元903及切换单元914传送至节点C1。
在操作中，若切换单元912导通，在节点B的信号通过延迟单元901及切换单元912。通过切换单元912的信号的延迟路径依据电压选择信号vsel_0z而改变。也就是说，当电压选择信号vsel_0z为高电平时，将通过切换单元912的信号经由切换单元914传送至节点C1。另外，当电压选择信号vsel_0z为低电平时，将通过切换单元912的信号经由延迟单元903及切换单元914传送至节点C1。
作为置于节点C1和C2之间的电路的示范特征，图10显示了在测试模式中通过使用地址信号来控制延迟率的电路(当图8的tmz_1为低电平时)。
图10的电路包括延迟单元1000、1001、1002、1003及1004，由选择信号sel_3z、sel_2z、sel_1z及sel_0z控制的切换单元1011、1012、1013、1014及1015，以及转换电路1017及1018。转换电路1017及1018中的每个为串联的与非门与反相器。通过转换电路1017及1018的输入端子输入节点C1的信号。图10中，整体延迟时间由节点C1至节点C2取得。这里，节点C1及C2与图8所示的节点C1及C2相同。并且，通过与非门NAND103的输入端子输入节点C1的信号。
如连同图7的以上所述，控制切换单元的导通/关断操作的选择信号sel_3z、sel_2z、sel_1z及sel_0z由地址信号经逻辑组合产生。
由图7至10可看出，当地址信号add_0及add_1皆为低电平时，选择信号sel_3z在低电平被启用。当地址信号add_0及add_1分别为低和高电平时，选择信号sel_2z在低电平被启用。当地址信号add_0及add_1分别为高和低电平时，选择信号sel_1z在低电平被启用。当地址信号add_0及add_1皆为高电平时，选择信号sel_0z在低电平被启用。
图10中，与非门NAND101及NAND102接收选择信号sel_2z及sel_3z。切换单元1011由与非门NAND101的输出信号导通/关断。切换单元1014由与非门NAND102的输出信号导通/关断。切换单元1012由选择信号sel_1z导通/关断。切换单元1013由选择信号sel_0z导通/关断。切换单元1015由选择信号sel_3z导通/关断。
在操作中，当选择信号sel_2z及sel_3z皆为低电平时，与非门NAND101接收选择信号sel_2z及sel_3z后的输出信号为高电平，因此，切换单元1011及1014导通。由此，信号接收器依次经由节点C1通过延迟单元1000及1001、转换电路1017、延迟单元1002、切换单元1011、延迟单元1003、转换电路1018及切换单元1014。这里，若选择信号sel_3z为低电平，通过切换单元1014的信号在通过延迟单元1004及切换单元1015之后，经过与非门NAND103及反相器INV101被传送至节点C2。另外，若选择信号sel_3z为高电平，通过切换单元1014的信号经由切换单元1015、与非门NAND103及反相器INV101被传送至节点C2。因此，当选择信号sel_2z及sel_3z皆为低电平时，通过切换单元1014的信号在通过延迟单元1004之后，经由与非门NAND103及反相器INV101被传送至节点C2。
在操作中，当选择信号sel_1z为低电平时，切换单元1012导通。因此，由节点C1输入的信号依次通过延迟单元1000及1001、转换电路1017、延迟单元1002及切换单元1012。若选择信号sel_3z为低电平，通过切换单元1012的信号在通过延迟单元1004及切换单元1015之后，经由与非门NAND103及反相器INV101被传送至节点C2。另外，若选择信号sel_3z为高电平，通过切换单元1012的信号经由切换单元1015、与非门NAND103及反相器INV101被传送至节点C2。
在操作中，当选择信号sel_0z为低电平时，切换单元1013导通。因此，由节点C1输入的信号依次通过延迟单元1000及切换单元1013。若选择信号sel_3z为低电平，通过切换单元1013的信号在通过延迟单元1004及切换单元1015之后，经由与非门NAND103及反相器INV101被传送至节点C2。另外，若选择信号sel_3z为高电平，通过切换单元1013的信号经由切换单元1015、与非门NAND103及反相器INV101被传送至节点C2。
如图10所示，在测试模式中，有可能通过使用由外部地址信号add_0z及add_1z逻辑组合产生的选择信号来调节从节点C1至C2取得的延迟时间。例如，当测试模式信号tmz_1为高电平时，节点C1和C2之间的延迟路径被抑制。
但是，若测试模式信号tmz_1为低电平时，节点C1至C2的延迟路径被打开并且可由选择信号调节。
图11为图2A所示的传统电路的操作时序图。
由图11可看出，传统的电路仅能依据信号tmz_clkpulsez的逻辑电平来调节输出信号rdwtstbzp13的脉冲宽度。
图12为显示了当存储装置的操作电压vdd改变时，由图2A的传统电路输出的读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度变化的波形图。
如图12所示，传统电路的问题在于，当操作电压上升时，读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度减小。
图13为用于本发明的电路的波形图，特别是用于图5的电路的信号的示范波形图。图13显示了时钟信号clk_in、频率分配信号dlic4_ref、反相频率分配信号dlic4、延迟信号dlic4d1及dlic4d2、脉冲信号cmp、标志信号flag_1及flag_2、以及操作频率检测信号dec_0z、dec_1z及dec_2z的波形。
图13中，频率分配信号dlic4_ref的循环周期为tCLK的四倍，并且，频率分配信号dlic4_ref的低电平期间与tCLK的低电平期间相同。反相频率分配信号dlic4的相位与频率分配信号dlic4_ref的相位相反，并且以预定延迟时间生成。
反相频率分配信号dlic4在通过具有延迟时间delay_A的延迟单元后被输出，作为延迟信号dlic4d1。反相频率分配信号dlic4在通过具有延迟时间delay_B的延迟单元后也被输出，作为延迟信号dlic4d2。在此情况下，反相频率分配信号dlic4及延迟信号dlic4d1和dlic4d2具有与tCLK的高电平期间相同的高电平期间。图13中，规定delay_A＜delay_B。
下面，将通过参考图4的电路来对图8的信号波形图加以详细描述。
在频率分配信号dlic4_ref、延迟信号dlic4d1及脉冲信号cmp皆为高电平的情形下，图4中的节点e、f、g及h的初始值皆为高电平。在此情况下，若延迟信号dlic4d1比频率分配信号dlic4_ref更早地变为高电平时，节点e转为低电平。接下来，当脉冲信号cmp转为高电平时，节点h转为低电平。因此，标志信号flag_1变为高电平。
另一方面，若频率分配信号dlic4_ref比延迟信号dlic4d1更早地变为高电平时，节点f转为低电平。接下来，当脉冲信号cmp转为高电平时，节点g转为低电平。因此，标志信号flag_1变为低电平。
如上所述，在图5中重要的是：依据被将要比较的两个信号dlic4_ref及dlic4d1中的哪一个在脉冲信号cmp达到高电平之前先转变成高电平，以决定标志信号flag_1的逻辑电平。
产生标志信号flag_2的过程与产生标志信号flag_1的程序基本相同，因此予以省略。
另一方面，提供以delay_A及delay_B表示的延迟率以检测时钟信号clk_in的频率范围。例如，图13中，延迟信号dlic4d1的上升沿比频率分配信号dlic4_ref的上升沿早的事实意味着delay_A的延迟率小于时钟信号clk_in的循环周期。同样的，延迟信号dlic4d2的上升沿比频率分配信号dlic4_ref的上升沿晚的事实意味着delay_B的延迟率大于时钟信号clk_in的循环周期。因此，这些情况形成了delay_A＜tCK＜delay_B的关系。图13显示了满足此条件关系的波形特征。
图14为显示了依据时钟信号clk_in的频率来改变标志信号flag_1及flag_2的逻辑电平的过程的图表。对于图14的A、B及C部分，可以看出：delay_A＜delay_B。
当tCK＜delay_A时，如同图14的A部分，标志信号flag_1及flag_2皆为低电平。
当delay_A＜tCK＜delay_B时，如同图14的B部分，标志信号flag_1为高电平，同时flag_2为低电平。
当tCK＞delay_B时，如同图14的C部分，标志信号flag_1及flag_2皆为高电平。
同样的，可以理解，标志信号包括存储装置的操作频率的信息。通过那些标志信号，决定操作频率检测信号dec_0z、dec_1z及dec_2z的逻辑电平，以选择图8所示的电路的延迟路径。
图15为显示了当使用了图10所示的路径C1及C2时的输出信号rdwtstbzp13波形的图表。如上所述，图10的电路将用于测试模式，该测试模式响应图8所示的测试模式信号tmz_1而开始。换句话说，在测试模式期间，通过施加地址信号以进一步调节延迟时间。
选择信号sel_3z、sel_2z、sel_1z及sel_0z由如前面参考图7所述的地址信号的逻辑组合产生。
图15的A部分显示了当操作频率检测信号dec_2z及dec_1z皆为高电平、同时操作频率检测信号dec_0z为低电平时的输入信号extyp8及输出信号rdwtstbzp13的波形。
图15的B部分显示了当操作频率检测信号dec_0z及dec_2z皆为高电平、同时操作频率检测信号dec_1z为低电平时的输入信号extyp8及输出信号rdwtstbzp13的波形。
图15的C部分显示了当操作频率检测信号dec_0z及dec_1z皆为高电平、同时操作频率检测信号dec_2z为低电平时的输入信号extyp8及输出信号rdwtstbzp13的波形。
由图15的部分A、B及C可看出，输出信号rdwtstbzp13的脉冲宽度依据操作频率检测信号dec_0z、dec_1z及dec_2z的逻辑电平而改变，该操作频率检测信号包含存储装置的操作频率的信息。更进一步，当操作频率检测信号dec_0z、dec_1z及dec_2z彼此相等时，输出信号rdwtstbzp13的脉冲宽度也依据操作频率检测信号dec_0z、dec_1z、dec_2z及dec_3z的逻辑电平而改变。
图16为显示了依据操作电压的变化的输出信号rdwtstbzp13的变化的波形图。
如图16所示，可以看出，输出信号rdwtstbzp13的脉冲宽度是依据电压选择信号vsel_2z、vsel_1z及vsel_0z的逻辑电平而变化的。在图12所示的传统电路中，输出信号rdwtstbzp13的脉冲宽度随操作电压vdd的增加而减小。然而，如图16所示，本发明配置为，输出信号rdwtstbzp13的脉冲宽度并不随操作电压vdd的增加而减小。如图16所示，提供这样的模拟的结果仅用于宣告本发明较传统技术的改善。即使当操作电压改变时，本发明也有可能通过用电压选择信号来适当地选择延迟路径使输出信号rdwtstbzp13的脉冲宽度的达到稳定。
由上述的描述，显而易见，本发明提供通过检测存储装置的操作频率来控制读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度以控制Yi脉冲信号的操作的方法及电路。
通过利用根据本发明的方法及电路，读取/写入选通脉冲信号rdwtstbzp13的脉冲宽度被理想地调节，以控制Yi脉冲信号的启用周期。
使用本发明的方法及电路，由于有可能自动调节Yi信号的脉冲宽度，所以，每当操作频率改变时，不需要用于调节延迟时间的FIB过程。因此，相对于传统的情况，其减小了成本及时间。
此外，本发明提供当操作电压改变时的可靠操作，其通过降低读取/写入选通脉冲信号脉冲宽度变化实现。
在附图及说明书中，已揭露了本发明典型的优选实施例，并且，尽管使用了特殊名词，但它们仅用于一般及描述的观念之用，并没有限制的目的，所附的权利要求描述了本发明的范围。