时脉树架构、集成电路及其布局方法技术领域
本揭示内容是有关于一种时脉树架构，集成电路及方法。
背景技术
电迁移是在导电材料内传输多个原子，是经由通过导电材料的多个电子(即电流)
和导电材料中的那些原子间传递动量的碰撞引起。现今集成电路晶片经常在多个金属互连
层中发生电迁移。举例来说，由于电子将电流传到半导体装置，这些电子会撞到在多个金属
互连层内的多个金属原子。这些碰撞会导致在金属互连层中的原子移动(即经历电迁移)，
造成金属互连层中有空隙而导致集成电路故障。
发明内容
本揭示内容的一实施方式关于一种设置在半导体基板上的时脉树架构。时脉树架
构包含具有第一线宽的第一时脉线且被设置在第一高度处，而上述第一高度是从该半导体
基板的上表面测量得到的。时脉树架构还包含具有和第一线宽不同的第二线宽的第二时脉
线。第二时脉线被设置在第二高度处，而上述第二高度是从半导体基板的上表面测量得到
的，且第二高度与第一高度相同。
本揭示内容的另一实施方式是关于一种集成电路(IC)。上述IC包含设置在半导体
基板内或上方的第一电路元件和第二电路元件。第一电路元件具有第一输入端和第一输出
端，且第一输出端具有第一输出电流位准。第一金属线耦接至第一输出端，且第一金属线具
有与第一输出电流位准成比例的第一线宽。第二电路元件具有第二输入端和第二输出端，
且第二输出端具有和第一输出电流位准不同的第二输出电流位准。第二金属线耦接至第二
输出端。第二金属线根据线宽和输出电流比具有与第二输出电流位准成比例的第二线宽。
本揭示内容的另一实施方式是关于一种方法。在此方法中，执行初始布线以根据
初始电路配置耦接至多个单元。识别初始电路配置中多个预设规则线和多个非预设规则
线。判定初始电路配置中的第一单元内的那些预设规则线的第一电迁移位准，且基于第一
电迁移位准是否超出第一电迁移临界值，选择性地增加那些预设规则线的线宽，从而提供
第一修正后的电路配置。判定第一修正后的电路配置中的那些非预设规则线的第二电迁移
位准，且基于第二电迁移位准是否超出第二电迁移临界值，选择性地增加那些非预设规则
线的线宽，从而提供第二修正后的电路配置。选择性地缩减第一非预设规则线的线宽，第一
非预设规则线在第二修正后的电路设置中介于第一单元和至少一个其他单元之间的。
本揭示内容旨在提供本揭示内容的简化摘要，以使阅读者对本揭示内容具备基本
的理解。此发明内容并非本揭示内容的完整概述，且其用意并非在指出本揭示内容实施例
的重要(或关键)元件或界定本揭示内容的范围。
附图说明
图1是依照本揭示内容的一些实施例绘示一种时脉树，其提供一时脉信号给多个
同步电路元件的方块示意图；
图2是绘示与图1一致的一些实施例的第一，第二和第三时脉缓冲器元件的示例横
截面视图；
图3是绘示与图1一致的一些实施例的第一，第二和第三时脉缓冲器元件的上金属
层的示例顶部布局视图；
图4是依照本揭示内容的一些实施例绘示两个反向器的示意图，其为电路元件或
时脉缓冲器元件的一个示例；
图5是依照本揭示内容的一些实施例绘示一种电路设计合成的方法；
图6A-图6C至图9A-图9C是依照本揭示内容的一些实施例绘示电路设计和成的各
种阶段的一系列图；以及
图10是依照本揭示内容的一些实施例绘示用于设置金属线线宽的处理器系统的
一方块图。
具体实施方式
下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本揭
示内容所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合
的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。此外，附图仅以说明
为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来
说明。关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用
以限定本揭示内容，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
此外，空间相关用语，如“下”、“底”、“低”、“上”或类似用语，可用于此以易于描述
附图说明的一(或多个)元件或构造特征对于另一(或多个)元件或构造特征的关系。空间相
关用语包含除了附图描述方向以外的元件内使用或运作中的不同方向。装置可能以不同方
式定向(旋转90度或其他方向)，而且此处使用的空间相关描述语可以相应类似方式解释。
集成电路布局是由几何形状表示集成电路(IC)，其图案对应于不同的IC层。举例
来说，不同的几何形状的图案可以对应到电介质层、金属层、或半导体层，例如n型区域和p
型区域等，且共同建立集成电路的功能性元件。几何形状是根据电路设计规范来塑造，例如
SPICE(以集成电路为重点的模拟程序)的网表，其包含多个功能性元件，例如逻辑门或晶体
管。电路设计规范描述功能性元件如何操作性地耦接，以建立符合电路设计规范的电路设
计。
为了帮助确保上述电路设计，当实际制造时，上述电路设计必须在实体验证程序
中通过一系列的检查，以符合电路设计规范。实体验证的其中一部分是设计规则检查
(DRC)，其判定此集成电路布局是否满足一组建议参数。一组设计规则详述特定的几何图形
和连线限制给各种IC层，以确保足够的范围以解决半导体制程的变异性，以便确保大多数
的IC制程能正常的运行。一些DRC的设计规则的例子包含：最小的活跃区区间(active-to-
active spacing)、最小的井区间(well-to-well spacing)，晶体管的最小通道长度、互连
线的最小的金属宽度、和最小的金属区间(metal-to-metal spacing)。
DRC中很多规则都是“预设”规则，这些规则是基于制造设备提供的参数，且一般可
以应用到一给定层的所有图形。DRC规则可以按照比例系数“λ”来分类；或可以按照真实维
度来分类。举例来说，制造设备可以提供第三金属线宽和比例系数λ＝0.2μm的空间的预设
规则给用户，其中每一个第三金属线具有最小宽度5λ(或1μm)且相邻的金属线的侧壁间距
为最小间距3λ(或0.6μm)。若第三金属线比最小间距还窄或相邻的金属线间距比最小间距
小时，制造设备将有很大的可能性会不正确地制程该部分，或是，该部分经制造后有很大的
可能会产生可靠性地问题。因此，在这种情况下标记DRC错误，而第三金属线的宽度会增加，
或相邻金属线的间距会增加以缓解设计在意的问题。
然而在一些情况下，设计者可能希望针对给定层的一些(不是全部)几何形状，涉
及敏感的网或线的特别的情况想要“放宽”或“收紧”这些预设规则。举例来说，因为在时脉
线上传输的时脉信号对于时脉偏移太过敏感，设计者可能想要在其他金属线(例如：位于第
三金属层M3)还能遵守预设规则而不是非预设规则时，在第三金属层的时脉线上使用非预
设规则(NDR)。在一些情况下，例如，时脉线的非预设规则可以对应于用于时脉线上的到双
倍宽或三倍宽的金属线，且多个时脉线的间距至少是两倍宽，以帮助防止潜在的时间问题。
原则上，非预设规则可以是设计者规定的任何规则只要他有遵守DRC规则(例如，不能违反
最小或最大金属线宽。
本揭示内容的论点可以理解为所有的非预设规则线都具有相同宽度(例如，每一
个非预设规则线宽是“胖的”，诸如金属线的两倍宽或三倍宽)可能不是最佳的。本揭示内容
的论点亦可以理解为选择性地让一些时脉线使用较窄的非预设规则线和让另一些时脉线
使用较宽的非预设规则线，如此可以改善布线效率，这是因为在给定的区域内允许“塞入”
更多的时脉线且可以最佳化布线和电容的问题。因此，因为不同非预设规则线之间的电流
负载，例如在时脉树内非预设规则线的位置的不同，非预设规则线的宽度可以被设为预期
用来供给他们的电流的函数。举例来说，若预期一个较高的输出电流提供给第一非预设规
则线，则可以将第一非预设规则线做得较宽，而若预期一个较低的输出电流提供给第二非
预设规则线，则可以将第二非预设规则线做得较窄。因为预期较高的输出电流流经第一非
预设规则线，第一非预设规则线做得较宽可以帮助抵销电迁移的问题，而第二非预设规则
线做得较窄仍然可以提供足够的电迁移，同时减少上述的线的布线区且将布线区空出来给
别的线。
至于同步集成电路设计，电路的功能性元件的数据传输由一或多个时脉信号来同
步，而这些时脉信号是由一个时脉树所提供的。参考图1的时脉树100，其将时脉源102耦接
至数个同步电路元件104。时脉源102可以表现为锁相环(PLL)、石英震荡器或其他型的晶片
上震荡器或晶片外震荡器；且每个同步电路元件104从时脉树100接收到时脉信号。同步电
路元件104以正反器104a～104f为例示，且其每个正反器皆有数据传入端(Di)、数据传出端
(Do)和时脉端(CLK)。为了便于理解和观察，省略了Di和Do的连接，但是应当理解为，Di和Do
可以耦接至同步或不同步电路以实现适合的电路功能。在一些实施例中，同步电路元件104
可以是变性记忆体(诸如SRAM、DRAM等等)或不变性记忆体(诸如flash、MRAM、RRAM、PCRAM、
FRAM等等)。
时脉树100包含耦接至时脉源102的树根线112和分支点(例如106a和106b)，时脉
线会在分支点分为两个以上的时脉线。举例来说，第一时脉线114在分支点106a分成三个时
脉线114a、114b和114c；且第二时脉线116在分支点106b分成两个时脉线116a和116b。一些
时脉线，诸如第三时脉线118，不能分裂或分支，但是可以从一个电路元件延长另一个电路
元件。图1所示的时脉树仅供例示而已，不同的时脉树架构皆在本揭示内容的保护范围内。
本揭示内容包含但没有限制于：H树设置、零时脉偏移设置、多个时脉源的时脉树等等。
时脉缓冲器元件108设置在时脉树100内的不同时脉线上，例如，所标记的第一时
脉缓冲器元件108a、第二时脉缓冲器元件108c、第三时脉缓冲器元件108g将在下面详细说
明。第一时脉缓冲器元件108a具有第一输入端(i1)和第一输出端(o1)，第二时脉缓冲器元件
108c具有第二输入端(i2)和第二输出端(o2)，第三时脉缓冲器元件108g具有第三输入端
(i3)和第三输出端(o3)，其中时脉线可以操作性地耦接至时脉缓冲器元件108。其他的时脉
线缓冲器元件亦具有输入端(i)和输出端(o)，但是为了清楚而省略了详细的说明。
在一个时脉缓冲器元件和下一阶的时脉缓冲器元件之间的分支数被称为“扇出”。
因此，第一时脉树区域120倾向于从单一时脉线分裂出较多的分支(例如从第一时脉线114
分裂出三个时脉线114a、114b和114c)，而第二时脉树区域122倾向于从单一时脉线分裂出
较少的分支(例如从第二时脉数区域122的每一时脉线分裂出两个分支)；且第三时脉树区
域124具有有限的或没有分支。因此，所示的第一时脉树区域120具有比第二时脉树区域122
更多的扇出，且第二时脉树区域122具有比第三时脉树区域124更多的扇出。虽然因为时脉
树100的特性，将存在一些扇出,特别是大的扇出，若不省略，可能会导致时脉树内不同区域
具有大的电容值，且在时脉树100内可能导致驱动问题和/或时脉偏移问题。
为了限制扇出问题，时脉缓冲器元件108的大小会基于他们在时脉树中相应的位
置而传送不同的相应的输出电流。因此，第一时脉缓冲器元件108a具有多个晶体管，他们的
大小被设置为从第一输出端o1传送第一输出电流io1。第一输出电流io1的一部分经由第一时
脉线114传送到第二时脉缓冲器元件108c的输入端i2，而io1的其他部分传送到时脉缓冲器
元件108b和108d。
第二时脉缓冲器元件108c具有多个晶体管，其大小设置为从第二输出端o2传送第
二输出电流io2。第二输出电流io2的一部分经由第二时脉线116传送到第三时脉缓冲器元件
108g的输入端i3，而io2的另一个部分流到时脉缓冲器108h，且第二输出电流io2和第一输出
电流io1不同。图1所示的实施例中，例如，第一输出电流io1可以高于第二输出电流io2，以帮
助抵销第一时脉树区域120比第二时脉树区域122具有较大的扇出的事实。上述方法可以帮
助减少驱动和/或时脉偏移问题。
第三时脉缓冲区元件108g具有多个晶体管，其大小设置为从第三输出端o3传送第
三输出电流io3。第三时脉线118将第三时脉缓冲区元件108g耦接至同步电路元件(例如正反
器104c)。第三输出电流io3可以不同于第一输出电流io1和第二输出电流io2。如图1所示的实
施例中，例如，第一输出电流io1和第二输出电流io2皆大于第三输出电流io3，以帮助抵销第
一时脉树区域120和第二时脉树区域122具有比第三时脉树区域124较大的扇出的事实。然
而，以上所述可以被理解为图1仅是一示例，在其他一些实施例中其他的输出电流位准和其
他的扇出皆在本揭示内容的保护范围内。
时脉线(例如114、116、118)具有基于预期被相应的时脉线负载的输出电流位准而
设置的线宽。因此，第一时脉线114具有与第一输出电流io1成比例的第一线宽w1，且第二时
脉线116具有与第二输出电流io2成比例的第二线宽w2。第三时脉线118同样的具有与第三输
出电流io3成比例的第三线宽w3。在时脉树合成期间，可以一个缓冲器、一个缓冲器的计算和
调整这些线的宽度，且因此每一个时脉缓冲器元件108在他的输出端可以具有对应到自己
的输出电流位准的线宽，而电流位准基于时脉树100中的缓冲器位置而是唯一的。这在电迁
移保证和布线区间最小化提供了很好的平衡，且可以根据有效的布线技术来达成，这种有
效的布线技术可以使用标准缓冲器单元并且在需要很少或不需底层标准单元改变的情况
下在上金属层中执行线宽的调整。
如图2所示的一部分时脉树100的横截面包含第一时脉缓冲区元件108a、第二时脉
缓冲器元件108c和第三时脉缓冲器元件108g，其设置在半导体基板200之内和/或之上，上
述基板诸如硅或绝缘体上的硅基板。半导体装置202包含在时脉缓冲器元件内且设置在基
板200之内和/或之上。互连结构204设置在基板200之上且操作性地将上述半导体装置耦接
至另一个半导体装置。
在图2的实施例中，半导体装置202例示为金氧半场效晶体管(MOSFET)202a、202b
和202c，虽然其他形式的装置，诸如双极性接面型晶体管(BJT)，鳍式场效晶体管(FinFET)，
二极管，场效晶体管(JFET)等等皆可使用。所示的MOSFET包含源极区206和漏极区208，其具
有第一导电型，而将源极区和漏极区分开的通道区210，其具有和第一导电型相反的第二导
电型。由多晶硅或金属，例如铜或铝，制成的导电栅极电极212覆盖通道区210，且通过栅极
电介质214与通道区210分开。
互连结构204包含多个彼此堆迭的导电层和在相邻导电层间垂直延伸的多个通
道。举例来说，所示的互连结构204包含栅极层216、第一金属层218、第二金属层220和第三
金属层222，虽然任何数量的导电层都是可以理解的。每一导电层通常是由多晶硅或金属，
例如铜或铝做成的。在每一导电层内，导线在一个或多个方向上水平地延伸且用作电线。电
介质结构224，诸如二氧化硅或低(low-k)介电材料，例如，提供各个导电层间的电机绝缘。
通道226在相邻导电层中垂直延伸以操作性地将金属线耦接，且通道228垂直地延伸以欧姆
地将金属线耦接至半导体装置202。在互连结构204内，一个或多个下金属层，诸如图2中的
第一金属层218和第二金属层220，都具有第一厚度t1。一个或多个上金属层，诸如第三金属
层222，具有比第一厚度t1厚的第二厚度t2。
在一些实施例中，第一时脉线114、第二时脉线116和第三时脉线118设置在上金属
层222中。第一时脉缓冲器108a具有第一输出端，其经由第一时脉线114耦接至第二时脉缓
冲器108c的第二输入端，且第二时脉缓冲器108c具有第二输出端，其经由第二时脉线116耦
接至第三时脉缓冲器108g的第三输入端。第一时脉线114、第二时脉线116和第三时脉线118
如图所示分别设置在第一高度h1、第二高度h2和第三高度h3，而上述的高度是从半导体基板
200的上表面200s所测量的。在一些实施例中，第一、第二和第三高度(h1、h2和h3)是相同的，
且/或第一、第二和第三时脉线114、116和118的最上表面是和其他时脉线共平面的。在一些
实施例中，第一、第二和第三时脉线114、116和118中至少有一时脉线的表面是和另一个时
脉线的表面共平面的。
如图3所示，其所示的上金属层222的布局平面图是图2的剖切线，第一时脉线114
具有第一线宽w1，第二时脉线116具有第二线宽w2，且第三时脉线118具有第三线宽w3。在一
些实施例中，第二线宽w2是第三线宽w3的第一整数倍，且第一线宽w1是第三线宽w3的第二整
数倍，且在示例中第二整数倍大于第一整数倍。在一些实施例中，第二线宽w2的范围从第三
线宽w3的1.1倍到第三线宽w3的大约3倍；且第一线宽w1的范围从第二线宽w2的1.1倍到第二
线宽w2的大约3倍。第一、第二和第三线宽(w1、w2、w3)和预期由第一、第二和第三时脉线
(114、116、118)分别负载的第一、第二和第三输出电流(io1、io2、io3)成比例。因此，第一线宽
w1和第一电流io1成比例；第二线宽w2和第二电流io2成比例；第三线宽w3和第三电流io3成比
例。因为第一、第二和第三输出电流(io1、io2、io3)预期是不同的，且由于这个例子中扇出的
不同，第一、第二和第三线宽(w1、w2、w3)不同。在所示例子中，第一输出电流io1预期大于第二
输出电流io2，且第一线宽w1预期大于第二线宽w2；第二输出电流io2预期大于第三输出电流
io3，且第二线宽w2预期大于第三线宽w3。由于输出电流的不同，这些不同的线宽可以帮助减
少电迁移的问题，亦允许达到更密集的布线。
在一些实施例中，线宽和相应的预期经历的输出电流位准成比例，意思就是当预
期被给定的时脉线负载的输出电流增加时，线宽亦可以相应的成线性或其他方式增加。反
过来说，若预期的时脉线负载的输出电流减少时，线宽亦可以相应的成线性或其他方式减
少。
在一些实施例中，当上金属层222中的线包含预设规则线(诸如非时脉金属线)和
非预设规则线(诸如时脉线)的混和时，下金属层218、220是IC布局中的预设规则层。在上金
属层222中的预设规则线(例如非时脉金属线)可以具有和在上金属层222中的非预设规则
线(例如时脉线)相同的厚度t2，且在一些实施例中的上金属层222中的预设规则线可以具
有和他们负载的输出电流位准无关的金属线宽度。因此，取决于如何去设计合成，上金属层
222(例如第三金属层M3)可以包含“预设规则”M3金属线(例如每个线的线宽为w4，其与其他
预设规则M3金属线的线宽相同，且和这些线的输出电流无关)，就如同非预设规则M3金属线
根据其预期负载的电流位准而具有不同的线宽(例如图3中的w1、w2和w3)。在其他一些实施
例中，这些预设规则非时脉金属线亦可以具有根据其负载的输出驱动电流而得的金属线
宽，而时脉线亦同。
虽然在图1到图3已描述例示过时脉树100，应用本揭示内容的时脉树架构虽然有
明确的优点，但所提供的实施例并非用以限制本揭示内容所涵盖的范围。因此，图4示出了
可应用在时脉树架构，亦可应用在其他同步电路或非同步电路上的集成电路400的一些实
施例。集成电路400包含第一电路元件402、第二电路元件404和第三电路元件406。第一金属
线408将第一电路元件402的输出端(out1)耦接至第二电路元件404的输入端(in2)。第二金
属线410将第二电路元件404的输出端(out2)耦接至第三电路元件406的输入端(in3)，且第
三金属线412耦接至第三电路元件406的输出端(out3)。
第一、第二和第三金属线(408、410、412)分别根据其所负载的第一、第二和第三输
出电流(io1、io2、io3)而分别具有第一、第二和第三线宽(w1、w2、w3)。因此，第一金属线408具
有第一线宽w1，w1根据线宽和输出电流比(w/io)和第一输出电流io1成比例。第二金属线410
具有不同于第一线宽w1的第二线宽w2，w2根据线宽和输出电流比(w/io)和第二输出电流io2
成比例。第三金属线412具有不同于第一线宽w1和第二线宽w2的第三线宽w3，w3根据线宽和
输出电流比(w/io)和第三输出电流io3成比例。
为了说明的目的且易于理解，第一电路元件402描述成第一反相器且第二电路元
件404描述成第二反相器，但本揭示内容的上述电路元件不限于使用反相器。第一反相器是
由第一N型金氧半晶体管414和第一P型金氧半晶体管416所组成，其栅极电极收到第一输入
端(in1)的信号且其源极/漏极区域传送第一输出端的(out1)信号。例示而言，第一N型金氧
半晶体管414被示为具有3/1的宽长比(wn1/ln1)，而第一P型金氧半晶体管416被示为具有9/
1的宽长比(wp1/lp1)，虽然w/l比会根据不同的实现而有大幅度的改变。
第二电路元件404是由第二N型金氧半晶体管418和第二P型金氧半晶体管420所组
成的第二反相器，其栅极电极收到第二输入端(in2)的信号且其源极/漏极区域传送第二输
出端(out2)的信号。例示而言，第二N型金氧半晶体管418被示为具有2/1的宽长比(wn2/
ln2)，而第二P型金氧半晶体管420被示为具有6/1的宽长比(wp2/lp2)，虽然w/l比会根据不同
的实现而有大幅度的改变。由于所示w/l比，第二输出信号具有小于第一输出电流io1的第二
输出电流io2。
第三电路元件406是由第三N型金氧半晶体管422和第三P型金氧半晶体管424所组
成的第三反相器，其栅极电极收到第三输入端(in3)的信号且其源极/漏极区域传送第三输
出端(out3)的信号。例示而言，第三N型金氧半晶体管422被示为具有1/1的宽长比(wn3/
ln3)，而第三P型金氧半晶体管424被示为具有3/1的宽长比(wp3/lp3)，虽然w/l比会根据不同
的实现而有大幅度的改变。由于所示w/l比，第三输出端的信号具有小于第二输出电流io2的
第三输出电流io3。
在一些实施例中，第一电路元件402可以对应于第一时脉缓冲器电路(例如，图1中
的第一时脉缓冲器元件108a)，而第二电路元件404可以对应于第二时脉缓冲器电路(例如，
图1中的第二时脉缓冲器元件108g)。此外，第一、第二、第三输出电流比io1/io2/io3可以分别
对应于时脉缓冲器元件的输出的扇出比而设置。此外，第一、第二、第三线宽比亦可以对应
到输出电流比和分别的时脉缓冲器元件的输出端的扇出比。
图5是依照本揭示内容的一些实施例绘示流程图500的方法。虽然本揭示内容的方
法在此所示和描述为一系列的动作或事件，所示的动作和事件的顺序并不被限制。举例来
说，一些动作可能会以不同的顺序发生，和/或与本揭示内容所示或所描述的动作以外的其
他动作或事件同时发生。此外，并不需要所有示出的操作来实施本揭示内容中描述的一个
或多个方面的实施例，且可以用一个或多个单独的操作和/或阶段来实施本揭示内容所描
述的一个或多个操作。
在步骤502中，初始布线根据初始电路设置以执行耦接多个单元。举例来说，在一
些实施例中，上述的多个单元可以被配置成使得他们的外缘接触到相邻单元的外缘，且使
得上述的多个单元耦接以实现如电子设计规范所描述的电路设置，诸如SPICE网表。在一些
实施例中，上述的电子电路设计规范对应到时脉树，且上述的多个单元分别对应到多个时
脉缓冲器元件，而这种初始布线可以被称为时脉树合成(CTS)。
在步骤504中，此方法识别在初始电路设置内的多个预设规则线和多个非预设规
则线。在一些实施例中，上述多个预设规则线对应到一个或多个下金属层，诸如完全驻留在
单一单元内的多晶硅线、第零金属线、第一金属线和第二金属线；而上述多个非预设规则线
对应到一个或多个上金属层，诸如第三金属线，其在两个或多个的单元之前延伸以将不同
的单元互相耦接。此外，相对于预设规则线，非预设规则线是具有对时间和/或时脉偏移较
高敏感度的线，意思是非预设规则线上的信号的上升和下降边缘比预设规则线上的信号的
上升和下降边缘更接近最大可接受的占空比，且在一些情况下其可对应到时脉线。非预设
规则线可以根据设计者或软体模组贴在非预设规则线上的一个标志或标记来识别。单元识
别标志(N)可以在步骤504中设为初始值，诸如N＝1。
在步骤506中，对于初始电路设置中的第N个单元的预设规则线判定第一电迁移位
准。接着，预设规则线的线宽会基于第一电迁移位准是否超过第一电迁移临界值，而选择性
地增加线宽，从而提供第一修正后电路设置。举例来说，若预期以一宽度/长度比驱动第N个
单元的预设规则线的晶体管，来驱动大于预设规则线的电流附载电容的电流时，第N个单元
的预设规则线的线宽可以增加，以减少第N个单元的电迁移位准至电迁移临界值之下，上述
预设规则线可以是单元输出内的多晶硅层或一个或多个下金属层。在一些实施例中，只有
第N个单元的多晶硅层和/或下金属层的线宽可以在该步骤中调整，且一个或多个非预设规
则线的线宽不变(即不能调整)。
在步骤508中，第N个单元的第一最大电容值(C1)基于预设规则线而得到，上述预
设规则线包含，例如第N个单元的多晶硅层和下金属层。因此，在一些实施例中，第一最大电
容值不考虑将第N个单元耦接至邻近或相邻单元的一个或多个非预设规则线和/或上金属
层，且/或不考虑在第N个单元外的其他单元的几何形状。
在步骤510中，判定第一修正后的电路设置中的非预设规则线的第二电迁移位准。
接着，非预设规则线的线宽会基于第二电迁移位准是否超过第二电迁移临界值，而选择性
地增加线宽，从而提供第二修正后电路设置。举例来说，若第二电迁移位准超过第二预定电
迁移临界值，上述方法的一些实施例可以选择性地增加所有非预设规则线的线宽，以减少
第二电迁移位准至低于第二预定电迁移临界值。
在步骤512中，对于第N个单元耦接至其他至少一个单元的非预设规则线的部分，
计算第二最大电容(C2)。除了第N个单元内的非预设规则线以及在第二修正后的电路设置
中的其他单元，第二最大电容值亦可以被考虑在关于预设规则线的几何形状。
在步骤514中，此方法判定C1和C2是否遵守预定关系。在一些实施例中，此方法判
定C2是否大于C1。
在步骤516中，此方法选择性地改变第N个单元内的一个或多个非预设规则线的几
何形状，直到满足预定关系。举例来说，在一些实施例中，此方法选择性地改变单元输出处
的非预设规则线的线宽，同时维持下金属层的线宽不变，如此可以维持单元内的标准布线
且简化了数据处理。
举例来说，若C1和C2不遵守预定关系(即在步骤514选择“否”)，此方法直接进行到
步骤518，调整非预设规则线的几何形状至满足预定关系(例如，至C2大于C1)，上述非预设
规则线将第N个单元的输出端耦接至邻近的单元。举例来说，若C2小于C1，则减少第N个单元
的非预设规则金属线的宽度，直到C2大于C1。
因此，在步骤520中，所示一个例子如下，第N个单元(N＝1)具有非预设规则线的第
一改变线宽，使得满足C1和C2的预定条件。非预设规则线的这个第一线宽可以基于第N个单
元的电流输出。
在第N＝1单元处理后，此方法在步骤522中将N增加，且此方法回到步骤506且对下
一个单元重复执行步骤506～514，在步骤514中判定下个单元的C1和C2是否遵守预定关系。
若下个单元的C1和C2遵守预定关系(即在步骤514选择“是”)，非预设规则线的几
何图形将下一个单元的输出端耦接至在步骤524中没有改变的邻近单元。举例来说，若在下
一个单元C2大于C1，则下一个单元的非预设规则线的线宽维持不变。
因此，在步骤526中，所示一个例子如下，当下一个单元(N＝2)具有第二非预设规
则线宽，使得满足C1和C2的预订条件。第二非预设规则线的第二非预设规则线宽可以基于
第N＝2单元的电流输出。其他额外的单元以相同的方法进行。
参考图6A～图6C至图9A～图9C，提供一系列的说明以说明图5中执行设计合成的
方法的一些实施例。图6A、图7A、图8A和图9A示出了设计合成的各个阶段的电路示意图；且
图6B、图7B、图8B和图9B示出了设计合成的各个阶段的顶部布局视图；且图6C、图7C、图8C和
图9C示出了设计合成的各个阶段的布局的横截面视图。虽然图6A～图6C至图9A～图9C是关
于方法500所描绘的，但是可以理解为图6A～图6C至图9A～图9C并不受限于方法500，而且
是可以独立的。同样的，虽然图6A～图6C至图9A～图9C是关于方法500所描绘的，但是可以
理解为此方法并不受限于图6A～图6C至图9A～图9C，而且是可以独立的。
在图6A～图6C中，以下同时描述且可对应到图5中步骤502的例子，其提供多个单
元且根据初始电路设置操作性地和彼此耦接。在图6A～图6C的例子中，这些单元包含第一
反相器602和第二反相器604。第一反相器602包含第一N型金氧半晶体管606和第一P型金氧
半晶体管608，而第二反相器604包含第二N型金氧半晶体管610和第二P型金氧半晶体管
312。第一N型金氧半晶体管606具有2/1的宽长比(wn1/ln1)且第一P型金氧半晶体管608具有
6/1的宽长比(wp1/lp1)，使得第一输出电流从第一反相器的输出端(out1)被驱动。第二N型
金氧半晶体管610具有1/1的宽长比(wn2/ln2)且第二P型金氧半晶体管612具有3/1的宽长比
(wp2/lp2)，使得小于第一输出电流的第二输出电流从第二反相器的输出端(out2)被驱动。
第一输出端(out1)具有线宽是第一线宽w1的第一金属线611；且第二输出端(out2)具有线
宽是和第一线宽w1相同的第二线宽w2的第二金属线615。
如图6B～图6C所示，反相器设置在基板614内或之上，诸如单晶硅基板或SOI基板。
第一N型金氧半晶体管606包含第一和第二源极/漏极区域(616，618)，其为高掺杂浓度的第
一导电型(例如N+)，并且可以被设置在低掺杂浓度的第二导电型(例如P-)井区域602中。第
一P型金氧半晶体管608包含第三和第四源极/漏极区域(622，624)，其为高掺杂浓度的第二
导电型(例如P+)，并且可以被设置在低掺杂浓度的第一导电型(例如N-)井区域626中。第二
N型金氧半晶体管610包含第五和第六源极/漏极区域(628，630)，其为高掺杂浓度的第一导
电型(例如N+)，并且可以被设置在低掺杂浓度的第二导电型(例如P-)井区域632中。第二P
型金氧半晶体管612包含第七和第八源极/漏极区域(634，636)，其为高掺杂浓度的第二导
电型(例如P+)，并且可以被设置在低掺杂浓度的第一导电型(例如N-)井区域638中。第一和
第二栅极电极(640，642)可以由金属或多晶硅制成，其可以作为第一和第二反相器的数据
输入端，且经由第一金属线644和第二金属线646耦接至晶体管以实现反相器的功能。第三
金属线648包含第一金属线611和第二金属线615，且将多个反相器互相耦接。如图6B所示，
第一金属线611很难被描绘在图6C所示的横截面。因此，虽然第一金属线611不能真的在图
6C所描绘的横截面看到，第一金属线611还是以虚线的方式画在图6C中以指出第一反相器
602的out1操作性地耦合至第二反相器604的in2，且第一金属线611的高度和644层和646层
相关连。在操作期间，栅极电极上的电压选择性地将高电压(VDD)或低电压(GND)耦接至第
一和第二反相器的输出端，使得输入和输出代表的逻辑相反。举例来说，若反相器的输入端
是高电压时，反相器的输出端会是低电压，反之亦然。
现在同时描绘图7A～图7C，以说明第一修正后电路设置且可以根据图5的步骤506
来举例。在图7A～图7C的例子中，预设规则线(诸如第二金属线646a、646b，其将VDD耦接至P
型金氧半导体晶体管608、612，和第二金属线646c、646f，其将GND耦接至在图6A～图6C中的
N型金氧半导体晶体管606、610)具有超过第一电迁移临界值的电迁移位准。因此，在图7A～
图7C的第一修正后电路设置中的这些预设规则线的线宽增加了图6A～图6C中的上述线宽。
举例来说，图7B中的线646a’具有图6B中646a两倍的线宽，且图7B中的线646’具有图6B中
646d两倍的线宽，虽然也可以使用其他因素来改变线宽。在一些实施例中，在单元内部电迁
移认证期间不调整上金属层和/或非预设规则线。再说明一次，虽然图7B中的第一金属线
611不能真的在图7C所描绘的横截面看到，图7B中的第一金属线611还是以虚线的方式画在
图7C中以指出第一反相器602的out1操作性地耦合至第二反相器604的in2，且第一金属线
611的高度和644层和646层的高度相关连。
在图8A～图8C中，同时说明第二修正后电路设置且可以根据图5的步骤510来举
例。在图8A～图8C的例子中，一个或多个非预设规则线(诸如图6A～图6C中的金属线611、
615)具有超过第二电迁移临界值的电迁移位准。因此，在图8A～图8C的第二修正后电路设
置中的这些非预设规则线(例如图8A～图8C中的金属线611’、615’)的线宽增加。在一些实
施例中，图8A～图8C中的非预设规则线如金属线611’、615’的线宽是图6A～图6C中第一修
正后电路设置的非预设规则线如金属线611、615的线宽的两倍或三倍。举例来说，在图8A～
图8C中的实施例的线宽w1’、w2’是图6A～图6C中w1、w2的三倍，虽然也可以使用其他因素来
改变线宽。在一些实施例中，在单元间的电迁移认证期间不调整下金属层和/或预设规则
线。再说明一次，虽然图8B中的非预设规则线如金属线611’不能真的在图8C所描绘的横截
面看到，图8B中的非预设规则线如金属线611’还是以虚线的方式画在图8C中以指出第一反
相器602的out1操作性地耦合至第二反相器604的in2，且非预设规则线如金属线611’的高
度和644层和646层的高度相关连。
在图9A～图9C中，同时说明第二修正后电路设置且可以根据图5的步骤516来举
例，改变用以将一单元输出端耦接至另一单元的输入端的非预设规则线的几何图形直到满
足C1和C2的预定关系。在图9A～图9C的例子中，第二非预设规则线615”的线宽被选择性地
缩减，是因为之前的线宽w2’大于在第二非预设规则线上预期的输出电流下提供充足的电
迁移保护所需的宽度。因此，第二非预设规则线615”的线宽从图8B中的三倍线宽w2’减少到
图9B中的两倍线宽w2”，从而给其他布线多一点空间且减少电容。另一方面，第一非预设规
则线611’的线宽w1’在图9B中维持不变，是因为预期在第一非预设规则线611’上具有足够
大的输出电流以保证三倍线宽的线厚度w1’。在一些实施例中，在单元间的电迁移认证期间
不调整下金属层和/或预设规则线。
参考图10，其绘示基于单元互联的电迁移特性调整线宽的处理系统的一些实施例
的流程图1000。因此，上述系统可以被表示为运作自动放置和布线(APR)工具的计算机系
统、合成系统、时间认证工具等等。上述系统可以在一个或多个通用计算机或处理器系统使
用计算机程序编码执行上述方法(例如图5中的方法)，诸如Mentor Graphics公司、Cadence
设计系统公司、Synopsis公司和其他公司的电子设计自动化(EDA)工具。
如图10所示，处理器系统是一种通用计算机平台，且可以用于实现本文所讨论的
过程。上述处理器系统包含处理单元1002，诸如桌上型电脑、工作站、笔记型电脑或为特定
应用程序制定的专属单元。此外，处理器系统可以配备显示器1004和一个或多个输入/输出
(I/O)装置1006，诸如鼠标、键盘或打印机。
处理单元1002包含中央处理器(CPU)1008、记忆体1010、大容量储存装置1012、显
示卡1014和连接到总线1018的I/O接口1016。总线1018可能是各种总线架构中的一种或多
种，包含记忆体总线、记忆体控制器、外围总线或视频总线。CPU1008包含任何一种电子数据
处理器，且记忆体1010包含任何一种系统记忆体，诸如静态随机存取存储器(SRAM)、动态随
机存取存储器(DRAM)或只读记忆体(ROM)。大容量储存装置1012包含任何一种储存装置，其
用以储存数据、程序和其他信息，且经由总线1018使得数据、程序和其他信息更易得到。大
容量储存装置1012包含，例如，一个或多个硬盘、磁盘机或光盘机。显示卡1014和I/O接口
1016提供接口以将外部装置耦接至处理单元1002。外部装置的例子包含耦接至显示卡1014
和I/O装置1006的显示器1004，诸如耦接至I/O接口1016的鼠标、键盘或打印机。其他装置耦
接至处理单元1002，且使用额外的或较少的接口卡。举例来说，一系列的接口卡(未绘示)可
以用来提供一系列的接口给打印机。处理单元1002包含网络接口1020，其可以是连到区域
网络(LAN)或广域网络(WAN)1022的有线链路或无线链路。
应当注意的是上述处理器系统可能包含其他的组件。举例来说，处理器系统可能
包含电源、电缆、主机板、可拆式储存媒体、框架或类似的组件。这些组件虽然未绘示，但被
认为是处理器系统的一部分。此外，应当注意的是本文描述的方法可以在处理器系统上实
现，诸如通过CPU1008的程序码。
本揭示内容的一实施方式是关于一种设置在半导体基板上的时脉树架构。时脉树
架构包含具有第一线宽的第一时脉线且被设置在第一高度处，而上述第一高度是从该半导
体基板的上表面测量得到的。时脉树架构还包含具有和第一线宽不同的第二线宽的第二时
脉线。第二时脉线被设置在第二高度处，而上述第二高度是从半导体基板的上表面测量得
到的，且第二高度与第一高度相同。
在一些实施例中，第一线宽与第一时脉线的第一电流位准成比例，且第二线宽与
第二时脉线的第二电流位准成比例。
在一些实施例中，第二线宽是第一线宽的整数倍。
在一些实施例中，第三时脉线具有和第一线宽及第二线宽中的每一者皆不同的第
三线宽，第三时脉线被设置在从半导体基板的上表面测量的第三高度处，且第三高度与第
一高度和第二高度皆相同。
在一些实施例中，第一时脉缓冲器元件配置在半导体基板中或半导体基板之上，
且具有第一输入端和第一输出端，第一输出端用以传送第一输出电流到第一时脉线。第二
时脉缓冲器元件配置在半导体基板中或半导体基板之上，且具有第二输入端和第二输出
端，第二输入端被耦接至第一时脉线，且第二输出端用以传送第二输出电流到第二时脉线，
第二输出电流小于该第一输出电流。
在一些实施例中，第一线宽根据线宽比大于第二线宽，且第一输出电流根据输出
电流比大于第二输出电流，且输出电流比等于线宽比。
在一些实施例中，第一下金属线具有第一下线宽且被设置在一特定高度处，上述
高度介于基板的上表面和第一时脉线之间。第二下金属线具有第二下线宽且被设置在上述
高度处。第一时脉线和第二时脉线中的每一者具有第一厚度，且第一厚度是由垂直于基板
的上表面的方向上测量得到的。第一下金属线和第二下金属线中的每一者具有第二厚度，
且第二厚度是由垂直于基板的上表面的方向上测量得到的，第一厚度大于第二厚度。
本揭示内容的另一实施方式是关于一种集成电路(IC)。上述IC包含设置在半导体
基板内或上方的第一电路元件和第二电路元件。第一电路元件具有第一输入端和第一输出
端，且第一输出端具有第一输出电流位准。第一金属线耦接至第一输出端，且第一金属线具
有与第一输出电流位准成比例的第一线宽。第二电路元件具有第二输入端和第二输出端，
且第二输出端具有和第一输出电流位准不同的第二输出电流位准。第二金属线耦接至第二
输出端。第二金属线根据线宽和输出电流比具有与第二输出电流位准成比例的第二线宽。
在一些实施例中，第一金属线被设置在第一高度处，且第一高度是从半导体基板
的上表面测量得到的，第二金属线被设置在第二高度处，且第二高度是从半导体基板的上
表面测量得到的，且第二高度和第一高度相同。
在一些实施例中，第一下金属线具有第一下线宽且被设置在介于基板的上表面和
第一金属线间的一特定高度处。第二下金属线具有第二下线宽且被设置在介于基板的上表
面和第二金属线间的一特定高度处。
在一些实施例中，第一金属线和第二金属线中的每一者具有第一厚度，且该一厚
度是由垂直于基板的上表面的方向上测量得到的，第一下金属线和第二下金属线中的每一
者具有第二厚度，且第二厚度是由垂直于基板的上表面的方向上测量得到的，第一厚度大
于第二厚度。
在一些实施例中，第一线宽和第一金属线的第一电迁移条件成比例，且第二线宽
和第二金属线的第二电迁移条件成比例，且第二电迁移条件不同于第一电迁移条件。
在一些实施例中，第一电路元件是第一时脉缓冲器元件，且第二电路元件是第二
时脉缓冲器元件，其中第一金属线将第一时脉缓冲器元件的第一输出端耦接至第二时脉缓
冲器元件的第二输入端。
在一些实施例中，第一时脉缓冲器元件和该第二时脉缓冲器元件包含设置在半导
体基板中的多个半导体区的多个晶体管，和耦接至那些晶体管的多个下互连层，这些下互
连层包含多个金属线，这些金属线具有与第一时脉缓冲区元件和第二时脉缓冲区元件相同
的线宽，以及设置在那些下互连层的上方且耦接至那些下互连层的多个上互连层，第一金
属线和第二金属线被设置在这些上互连层。
在一些实施例中，第一时脉缓冲区元件还包含设置于基板和第一金属线之间，且
具有第一下金属线宽的第一下金属线。而第二时脉缓冲区元件还包含设置于基板和第二金
属线之间，且具有第二下金属线宽的第二下金属线。第二下金属线宽和第一下金属线宽相
同且小于第一线宽和第二线宽中的每一者。
在一些实施例中，第一下金属线和第二下金属线皆为预设规则线，而第一金属线
和该第二金属线皆为非预设规则线。
本揭示内容的另一实施方式是关于一种设计合成的方法。在此方法中，执行初始
布线以根据初始电路配置耦接至多个单元。识别初始电路配置中多个预设规则线和多个非
预设规则线。判定初始电路配置中的第一单元内的那些预设规则线的第一电迁移位准，且
基于第一电迁移位准是否超出第一电迁移临界值，选择性地增加那些预设规则线的线宽，
从而提供第一修正后的电路配置。判定第一修正后的电路配置中的那些非预设规则线的第
二电迁移位准，且基于第二电迁移位准是否超出第二电迁移临界值，选择性地增加那些非
预设规则线的线宽，从而提供第二修正后的电路配置。选择性地缩减第一非预设规则线的
线宽，第一非预设规则线在第二修正后的电路设置中介于第一单元和至少一个其他单元之
间的。
在一些实施例中，计算第一修正后的电路配置中的第N个单元的第一最大电容值，
计算第二修正后的电路配置中的第N个单元的第二最大电容值。基于第一最大电容值是否
符合第二最大电容值的预定关系，选择性地缩减第一非预设规则线的线宽。
在一些实施例中，若第二最大电容值大于第一最大电容值时，第一非预设规则线
的该线宽保持不变。若第一最大电容值大于等于第二最大电容值时，第一非预设规则线的
线宽减小。
在一些实施例中，上述那些非预设规则线包含多个时脉线，且那些预设规则线包
含多个非时脉线。
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何本
领域具通常知识者，在不脱离本揭示内容的精神和范围内，当可作各种的更动与润饰，因此
本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。