显示装置技术领域
本公开涉及显示装置，并且更具体地，涉及具有窄边框的显示器。
背景技术
诸如液晶显示(LCD)装置的显示装置包括显示面板、用于向显示面板的数据线提
供数据信号的数据驱动单元、用于向显示面板的选通线提供选通信号的选通驱动单元和用
于控制数据驱动单元和选通驱动单元的定时控制器。
在LCD装置中，选通驱动单元和数据驱动单元通常被制造成集成电路形式并且以
TCP(载带封装)或COF(覆晶薄膜)类型附接至显示面板。
因此，部件数量增多，并且制造工艺和成本也由于部件数量的增多而上升。这会导
致在减小LCD装置的重量和尺寸方面产生问题。为了解决该问题，已提出了在显示面板中形
成选通驱动单元的GIP(面板中选通)型LCD装置。
图1是根据现有技术的GIP型LCD装置的显示面板的平面图。
在图1中，根据现有技术的GIP型LCD装置的显示面板包括显示区域AA和非显示区
域NAA。非显示区域NAA被设置在显示区域AA的外侧处，例如，分别在显示区域AA的左侧和右
侧处。
这里，由彼此交叉的选通线GL和数据线DL限定的像素P被设置在显示面板的显示
区域AA中，并且各自包括信号线(未示出)和晶体管(未示出)的GIP电路被设置在各个非显
示区域NAA中。
另外，最近，在LCD装置中，随着追求重量轻且厚度薄以实现诸如监视器或TV的最
终产品的轻薄设计，要求被限定为非显示区域NAA的宽度的边框变窄。
发明内容
但是，如上所述，在根据现有技术的GIP型显示装置中，由于各自包括信号线(未示
出)和晶体管(未示出)的GIP电路GIP被形成在显示区域AA的左侧和右侧处的非显示区域
NAA中，因此对实现窄边框存在限制。
因此，本公开涉及一种基本上消除了由于现有技术的限制和缺点而造成的一个或
更多个问题的显示装置。
本公开的目的是提供一种通过设置GIP电路的信号线和晶体管而具有窄边框的显
示装置。
本发明的其它特征和优点将在下面的说明中阐明，并且部分地将从说明书中显而
易见，或可以通过实施本发明而获知。通过在撰写的说明书及其权利要求书以及附图中具
体指出的结构，将实现和获得本发明的目的和其它优点。
为了实现这些和其它优点并且根据本公开的目的，如本文具体表达和广泛描述
地，提供了一种显示装置，该显示装置包括：显示面板，所述显示面板包括显示区域和非显
示区域，其中，在所述显示区域中，第一方向的m/2(m是正偶数)条数据线和第二方向的2n(n
是大于5的整数)条选通线彼此交叉以由此限定m×n个像素；以及2n个GIP电路，所述2n个
GIP电路位于所述显示区域中并且每个GIP电路包括信号线和晶体管，其中，两条选通线被
设置在相邻的两个像素行之间，并且两个像素列被设置在相邻的两条数据线之间，并且其
中，所述信号线和所述晶体管单独地被设置在所述两个像素列之间。
将理解，上述一般性描述和下面的详细描述两者均是示意性和解释性的，并且旨
在提供对要求保护的本发明的进一步说明。
附图说明
附图被包括进来以提供对本发明的进一步理解，并且结合到本申请中且构成本申
请的一部分，这些附图例示了本发明的实施方式，并且与说明书一起用于解释本发明的原
理。在附图中：
图1是根据现有技术的GIP型LCD装置的显示面板的平面图；
图2是根据本公开的实施方式的GIP型显示装置的显示面板的平面图；
图3是例示根据本公开的实施方式的多个GIP电路的示意图；
图4是示意性例示根据本公开的实施方式的第一GIP电路的示图；以及
图5是根据本公开的实施方式的在显示区域中包括GIP电路的显示面板的示图。
具体实施方式
现在将详细参照本公开的实施方式，在附图中例示了实施方式的示例。
图2是根据本公开的实施方式的GIP型显示装置(诸如GIP型LCD装置)的显示面板
的平面图。
在图2中，根据本公开的实施方式的GIP型装置的显示面板100包括显示区域AA和
在显示区域AA的外侧处的非显示区域(未示出)。
更具体地，由彼此交叉的多条选通线GL1至GL6和多条数据线(未示出)限定的多个
像素(未示出)被设置在显示面板100的显示区域AA中。
具体地，各自包括多条信号线(未示出)和多个晶体管(未示出)的多个GIP电路
GIP1至GIP6被设置在显示面板100的显示区域AA中。
在本公开的实施方式中，通过将GIP电路GIP1至GIP6设置在显示区域AA中可以实
现窄边框，而在根据现有技术的LCD装置中将GIP电路设置在图1的显示区域AA的左侧和右
侧处的图1的非显示区域NAA中。这将在下文中进行更详细地描述。
另外，虽然可以在显示面板100的显示区域AA中设置更多的选通线和GIP电路，但
是为了便于说明，在附图中示出了6条选通线GL1至GL6和6个GIP电路GIP1至GIP6。
此时，GIP电路GIP1至GIP6中的奇数GIP电路GIP1、GIP3和GIP5分别向选通线GL1至
GL6中的奇数选通线GL1、GL3和GL5输出选通信号，并且GIP电路GIP1至GIP6中的偶数GIP电
路GIP2、GIP4和GIP6分别向选通线GL1至GL6中的偶数选通线GL2、GL4和GL6输出选通信号。
另外，虽然没有在附图中示出，但是还可以在显示区域AA的上侧或下侧处的非显
示区域(未示出)中设置数据驱动单元(未示出)。
此时，数据驱动单元(未示出)向显示区域AA中的数据线(未示出)输出数据信号。
图3是例示根据本公开的实施方式的多个GIP电路的示意图。
在图3中，GIP电路GIP1、…、GIP(i-1)、GIP(i)、GIP(i+1)、…和GIP(j)分别输出在
一个帧期间各自具有一个高电平的选通信号Vout1、…、Vout(i-1)、Vout(i)、Vout(i+1)、…
和Vout(j)，其中，i是大于2的整数，并且j是大于4的整数。
此时，第一GIP电路GIP1至第(j)GIP电路GIP(j)各自接收多个时钟信号CLK1和
CLK2中的至少一个并且分别向选通线GL1、…、GL(i-1)、GL(i)、GL(i+1)、…和GL(j)依次输
出具有高电平的选通信号Vout1、…、Vout(i-1)、Vout(i)、Vout(i+1)、…和Vout(j)，其中，i
是大于2的整数，并且j是大于4的整数。
另外，多个时钟信号CLK1和CLK2中的每一个与下个时钟信号部分地交叠，且多个
时钟信号CLK1和CLK2被依次和重复地施加至GIP电路GIP1、…、GIP(i-1)、GIP(i)、GIP(i+
1)、…和GIP(j)。例如，多个时钟信号CLK1和CLK2中的每一个可以与下个时钟信号的高电平
区间的2/3交叠。这里，虽然使用两个时钟信号CLK1和CLK2，但是时钟信号CLK1和CLK2的数
量不限于此。
分别从GIP电路GIP1、…、GIP(i-1)、GIP(i)、GIP(i+1)、…和GIP(j)输出的选通信
号Vout1、…、Vout(i-1)、Vout(i)、Vout(i+1)、…和Vout(j)被依次提供至显示图像的显示
面板(未示出)的选通线GL1、…、GL(i-1)、GL(i)、GL(i+1)、…和GL(j)。
更具体地，第一GIP电路GIP1向第一选通线GL1输出具有高电平的第一选通信号
Vout1、…、第(i-1)GIP电路GIP(i-1)向第(i-1)选通线GL(i-1)输出具有高电平的第(i-1)
选通信号Vout(i-1)、第(i)GIP电路GIP(i)向第(i)选通线GL(i)输出具有高电平的第(i)选
通信号Vout(i)、第(i+1)GIP电路GIP(i+1)向第(i+1)选通线GL(i+1)输出具有高电平的第
(i+1)选通信号Vout(i+1)、…、并且第(j)GIP电路GIP(j)向第(j)选通线GL(j)输出具有高
电平的第(j)选通信号Vout(j)。
首先，由于不存在第一GIP电路GIP1之前的在前GIP电路，因此第一GIP电路GIP1不
能接收之前的GIP电路的选通信号作为用来启动的起始信号。因此，第一GIP电路GIP1接收
起始信号Vst并启动。
因此，起始信号Vst被施加至第一GIP电路GIP1，第一GIP电路GIP1使用第一时钟信
号CLK1输出高电平的第一选通信号Vout1、…、从第(i-1)GIP电路GIP(i-1)输出的高电平的
第(i-1)选通信号Vout(i-1)被提供至第(i)GIP电路GIP(i)以由此启动第(i)GIP电路GIP
(i)，并且第(i)GIP电路GIP(i)使用第二时钟信号CLK2输出高电平的第(i)选通信号Vout
(i)(在附图中，虽然使用第二时钟信号CLK2，但是也可以使用第一时钟信号CLK1或另一时
钟信号)。
接下来，从第(i)GIP电路GIP(i)输出的高电平的第(i)选通信号Vout(i)被提供至
第(i+1)GIP电路GIP(i+1)以由此启动第(i+1)GIP电路GIP(i+1)，并且第(i+1)GIP电路GIP
(i+1)使用第一时钟信号CLK1输出高电平的第(i+1)选通信号Vout(i+1)(在附图中，虽然使
用第一时钟信号CLK1，但是可以使用第一时钟信号CLK1或其它时钟信号)、…、第(j)GIP电
路GIP(j)使用第二时钟信号CLK2输出高电平的第(j)选通信号Vout(j)(在附图中，虽然使
用第二时钟信号CLK2，但是可以使用第一时钟信号CLK1或其它时钟信号)。
当从一个帧结束的第(j)GIP电路GIP(j)输出第(j)选通信号Vout(j)时，第(j)GIP
电路GIP(j)接收重置信号Rst并且被初始化，从而从下个帧开始的第一GIP电路GIP1输出第
一选通信号Vout1。
图4是示意性例示根据本公开的实施方式的第一GIP电路的示图。
在图4中，第一GIP电路GIP1包括控制第一节点Q的控制单元110和根据在第一节点
Q处的电压状态输出与第一时钟信号CLK1对应的第一选通信号Vout1的输出单元120。
这里，控制单元110控制第一节点Q的电压状态，从而从输出单元120输出与第一时
钟信号CLK1对应的第一选通信号Vout1。
为此，控制单元110包括连接在起始信号(Vst)输入端子与第一节点Q之间的第一
晶体管T1和连接在第一节点Q、第二选通信号Vg2输入端子和低电平电压VSS输入端子之间
的第二晶体管T2。
这里，第一晶体管T1的漏极和栅极彼此连接，并且第一晶体管T1用作二极管。也就
是说，在第一晶体管T1的漏极处的电压被输入至源极，并且与此相反，在源极处的电压没有
被输入至漏极。
因此，第一晶体管T1将起始信号Vst施加至第一节点Q，且同时，第一晶体管T1防止
在第一节点Q处所充入的电压通过第一晶体管T1被放电至外部。
另外，第二晶体管T2使第一节点Q初始化。此时，第二晶体管T2通过第二选通信号
Vg2导通，并且利用低电平电压VSS对第一节点Q进行充电。
据此，能够在下个帧处通过高电平的起始信号Vst对第一节点Q进行充电。
输出单元120根据第一节点Q的电压状态输出高电平的第一选通信号Vout1或低电
平的第一选通信号Vout1。
为此，输出单元120包括连接在第一时钟信号CLK1输入端子、第一节点Q和第一选
通信号Vout1输出端子之间的第三晶体管T3、连接在第二时钟信号CLK2输入端子、低电平电
压VSS输入端子和第三晶体管T3的源极之间的第四晶体管T4、连接在第三晶体管T3的漏极
与第一选通信号Vout1输出端子之间的第五晶体管T5和连接在第一节点Q与第三晶体管T3
的源极之间的电容器C。
此时，第三晶体管T3通过在第一节点Q处所充入的高电平电压而导通并且输出与
高电平的第一时钟信号CLK1对应的第一选通信号Vout1。
另外，将第一选通信号Vout1作为起始信号输入至第二GIP电路(未示出)。然后，第
二GIP电路输出第二选通信号Vg2。
此外，第二选通信号Vg2被输入至第二选通信号Vg2输入端子，并且第二晶体管T2
通过第二选通信号Vg2而导通，由此通过低电平电压VSS对第一节点Q进行充电。
另外，第五晶体管T5的源极和栅极彼此连接，并且第五晶体管T5用作二极管。此
时，如果高电平的第一时钟信号被施加至第五晶体管T5的栅极，则第五晶体管T5导通，并且
如果低电平的电压VSS被施加至第五晶体管T5的栅极，则第五晶体管T5截止。
另外，当高电平的起始信号Vst被输入至第一晶体管T1的栅极并且第一晶体管T1
导通时，通过起始信号Vst的电压电平对电容器C进行充电。
然后，当在第三晶体管T3的栅极和源极之间利用超过阈值电压的电压对电容器C
进行充电并且第一时钟信号CLK1为高时，发生自举。在第一节点Q处充电大于起始信号Vst
的高电平的电压，并且第一节点Q的电压确定为高。因此，第三晶体管T3导通。
此外，第四晶体管T4通过第二时钟信号CLK2而导通，并且向第一选通信号Vout1输
出端子输出低电平电压VSS。
此时，在第一节点Q处通过第二晶体管T2充电低电平电压VSS，该第二晶体管T2通
过第二选通信号Vg2而导通，第三晶体管T3截止，并且初始化完成。
在每个帧处重复执行这些过程。
图5是根据本公开的实施方式的在显示区域中包括GIP电路的显示面板的示图。
在显示面板100的显示区域AA中，沿第一方向延伸的m/2(m是正偶数)条数据线和
沿第二方向延伸的2n(n是大于5的整数)条选通线彼此交叉以由此限定m×n个像素，并且设
置有2n个GIP电路。但是，为了便于说明，在附图中示出了第二选通线GL2至第七选通线GL7、
第一数据线DL1至第五数据线DL5和一个GIP电路。此时，GIP电路与图2的第六GIP电路GIP6
对应，其中，i是6。
在图5中，两个像素P列被设置在第一数据线DL1至第五数据线DL5中的相邻两条数
据线之间，并且第二选通线GL2至第七选通线GL7中的两条选通线被设置在相邻的两个像素
P行之间。
另外，每个像素P包括像素电极P和薄膜晶体管Tr。来自第一数据线DL1至第五数据
线DL5中的一条数据线的数据信号被提供至两个像素P列，所述两个像素P列彼此相邻且使
第一数据线DL1至第五数据线DL5中的一条数据线在它们之间。
此时，在彼此相邻且使第一数据线DL1至第五数据线DL5中的一条数据线位于它们
之间的两个像素P列与后两个像素P列之间不存在数据线。
这里，包括在GIP电路中的信号线CLK1、CLK2、VSS、图3的Vst和图3的Rst以及晶体
管T1至T5单独地被设置在不存在数据线的两个像素P列与后两个像素P列之间。
即，根据本发明的显示装置利用在显示区域AA中没有设置数据线DL1至DL5的区
域。因此，由于不必在显示区域AA中布置针对信号线CLK1、CLK2、VSS、图3的Vst和图3的Rst
以及晶体管T1至T5的附加区域，因此能够防止开口率下降。
此时，信号线CLK1、CLK2、VSS、图3的Vst和图3的Rst包括第一时钟信号线CLK1和第
二时钟信号线CLK2、图3的起始信号线Vst、图3的重置信号线Rst和低电平电压线VSS。
另外，GIP电路还包括第一节点线QL和第二节点线(未示出)。第一节点线QL和第二
节点线中的每一条可以被设置在相邻的两个像素P行之间。
另外，信号线CLK1、CLK2、VSS、图3的Vst和图3的Rst沿第一方向延伸，并且可以在
与数据线DL1至DL5相同的层上由相同的材料形成。
此外，第一节点线QL和第二节点线沿第二方向延伸。如果第一节点线QL和第二节
点线与选通线GL2至GL7分隔开，则第一节点线QL和第二节点线可以在与选通线GL2至GL7相
同的层上由相同的材料形成。另选地，如果第一节点线QL和第二节点线与选通线GL2至GL7
交叠，则第一节点线QL和第二节点线可以在与选通线GL2至GL7不同的层上由不同的材料形
成。
另外，晶体管T1至T5包括第一晶体管T1至第五晶体管T5。
更具体地，第一晶体管T1的栅极和漏极连接至第五选通线GL5，并且第一晶体管T1
的源极连接至第一节点线QL。
此时，第一晶体管T1接收从第五选通线GL5提供的选通信号作为起始信号并且将
其输入至第一节点线QL。
另外，由于不存在图3的第一GIP电路GIP1之前的在前GIP电路，因此图3的第一GIP
电路GIP1的第一晶体管T1不能接收从之前的GIP电路输出的选通信号作为用来启动的起始
信号。因此，图3的第一GIP电路GIP1的第一晶体管T1的栅极连接至图3的起始信号线Vst，并
且接收从图3的起始信号线Vst提供的用来启动的起始信号。
另外，第一晶体管T1的栅极和漏极彼此连接，并且第一晶体管T1用作二极管。防止
了在第一节点线QL处所充入的电压通过第一晶体管T1被放电至外部。
此外，第二晶体管T2的漏极连接至第一节点线QL，第二晶体管T2的源极连接至低
电平电压线VSS，并且第二晶体管T2的栅极连接至第七选通线GL7。
此时，第二晶体管T2通过从第七选通线GL7提供的选通信号而导通，并且将从低电
平电压线VSS提供的低电平电压输出至第一节点线QL。
与此类似，通过利用低电平电压对第一节点线QL进行充电来准备下个帧。
此外，第三晶体管T3的源极连接至第六选通线GL6，第三晶体管T3的漏极连接至第
一时钟信号线CLK1，并且第三晶体管T3的栅极连接至第一节点线QL。
此时，第三晶体管T3通过在第一节点线QL处所充入的高电平电压而导通并且向第
六选通线GL6输出与从第一时钟信号线CLK1提供的时钟信号对应的选通信号。
另外，如上所述，如果通过导通的第二晶体管T2在第一节点线QL处充电低电平电
压，则第三晶体管T3截止，并且初始化完成。
另外，第四晶体管T4的栅极连接至第二时钟信号线CLK2，第四晶体管T4的源极连
接至低电平电压线VSS，并且第四晶体管T4的漏极连接至第六选通线GL6和第三晶体管T3的
源极。
此时，第四晶体管T4通过从第二时钟信号线CLK2提供的时钟信号而导通，并且将
从低电平电压线VSS提供的低电平电压输出至第六选通线GL6。
此外，第五晶体管T5的漏极连接至第一时钟信号线CLK1，并且第五晶体管T5的栅
极和源极连接至第六选通线GL6和第三晶体管T3的源极。
此时，第五晶体管T5通过从第一时钟信号线CLK1提供的时钟信号而导通并且向第
六选通线GL6输出与该时钟信号对应的选通信号，并且第五晶体管T5通过从低电平电压线
VSS提供的低电平电压而截止并且向第六选通线GL6输出低电平电压。
另外，第五晶体管T5的栅极和源极彼此连接，并且第五晶体管T5用作二极管。
在以上处理中，虽然解释了将来自设置在显示区域AA中的图3的第六GIP电路GIP6
的选通信号输出至第六选通线GL6，但是其它GIP电路也可以根据与上述处理相同的处理向
各选通线输出选通信号。
在下文中，将参照图5说明第一晶体管T1至第五晶体管T5、连接至第一晶体管T1至
第五晶体管T5的信号线CLK1、CLK2和VSS以及第一节点线QL的布置结构和连接关系。
首先，由于图3的第六GIP电路GIP6向第六选通线GL6输出选通信号，因此图3的第
六GIP电路GIP6的第一晶体管T1至第五晶体管T5被设置在第五选通线GL5与第六选通线GL6
之间。
此时，第一晶体管T1被设置在连接至第一数据线DL1的第一像素P列的左侧处，第
二晶体管T2被设置在位于第四数据线DL4与第五数据线DL5之间的两个像素P之间，第三晶
体管T3被设置在位于第一数据线DL1与第二数据线DL2之间的两个像素P之间，第四晶体管
T4被设置在位于第三数据线DL3与第四数据线DL4之间的两个像素P之间，并且第五晶体管
T5被设置在位于第二数据线DL2与第三数据线DL3之间的两个像素P之间。
另外，第一时钟信号线CLK1被设置在位于第一数据线DL1与第二数据线DL2之间的
两个像素P列之间，并且还被设置在位于第二数据线DL2与第三数据线DL3之间的两个像素P
列之间。
此时，第一时钟信号线CLK1连接至第三晶体管T3和第五晶体管T5。
此外，第二时钟信号线CLK2被设置在位于第三数据线DL3与第四数据线DL4之间的
两个像素P列之间，并且连接至第四晶体管T4。
另外，低电平电压线VSS被设置在位于第五数据线DL5的右侧处的像素P列的右侧
处。
此时，低电平电压线VSS在第四选通线GL4与第五选通线GL5之间与第四选通线GL4
和第五选通线GL5平行地延伸，并且连接至第二晶体管T2和第四晶体管T4。
另外，第一节点线QL在第六选通线GL6与第七选通线GL7之间与第六选通线GL6和
第七选通线GL7平行地被设置，并且连接至第一晶体管T1、第二晶体管T2和第三晶体管T3。
在以上实施方式中，使用两个时钟信号。但是，时钟信号的数量不限于此且可改
变。
另外，可以改变第一晶体管T1接收起始信号所经由的选通线和第二晶体管T2接收
选通信号以导通所经由的选通线。
例如，当使用八个时钟信号时，第一晶体管T1可以从第(i-4)选通线接收起始信
号，并且第二晶体管T2可以接收第(i+4)选通线的选通信号以导通。也就是说，由于i是6，因
此第一晶体管T1的栅极可以连接至第二选通线，并且第二晶体管T2的栅极可以连接至第十
选通线。
此时，第一至第四GIP电路中的每一个的第一晶体管T1的栅极可以连接至图3的起
始信号线Vst，并且第(j-3)至第(j)GIP电路中的每一个的第二晶体管T2的栅极可以连接至
图3的重置信号线Rst。
与此类似，通过在显示区域AA中设置信号线CLK1、CLK2、VSS、图3的Vst和图3的Rst
以及GIP电路的晶体管T1至T5可以实现窄边框，这些信号线CLK1、CLK2、VSS、图3的Vst和图3
的Rst以及GIP电路的晶体管T1至T5过去被设置在图1的显示区域AA的左侧和右侧处的图1
的非显示区域NAA处。
另外，由于当形成数据线DL1至DL5、选通线GL2和GL7以及像素P的薄膜晶体管Tr
时，信号线CLK1、CLK2、VSS、图3的Vst和图3的Rst以及GIP电路的晶体管T1至T5一起形成，因
此简化了制造工艺，并且降低了制造成本。
对于本领域技术人员而言，很明显的将是，可以在不脱离本发明的精神或范围的
情况下对本公开的显示装置做出各种修改和变型。因此，本公开旨在涵盖本发明的落入所
附权利要求书及其等同物的范围内的这些修改和变型。
相关申请的交叉引用
本申请要求2015年12月30日在韩国提交的韩国专利申请No.10-2015-0190179的
优先权，将其全文通过引用方式并入本文。