指定半导体管芯以实现高堆叠能力背景技术
非易失性存储器设备(例如，NAND闪存模块)出现具有标准连接器和连接器引脚的
各种标准形状因子。随着越来越多存储设备被提供用于NAND闪存模块，设计者已经考虑堆
叠NAND单元来允许更大的存储容量，而不增加作为结果的存储器阵列的占地面积
(footprint)。这种更大尺寸的存储器阵列包含在给定的目标或卷内在管芯上形成的增加
数量的NAND结构。随着在存储器阵列中管芯数量的增加，每个管芯被通过焊垫接合(pad
bonding)映射到所述目标或卷，这导致需要在管芯层级(die level)添加更多焊垫(pad)以
及在封装层级(package level)添加更多引脚(pin)，从而增加堆叠的并行性。通过这种布
置，可以将卷耦合到一起，但是没有办法跨多个卷指定(appoint)个体管芯，并且初始化仅
能够在目标层级执行。
附图说明
在说明书的总结部分特别指出并明确要求保护所要求保护的主题。然而，在伴随
附图进行阅读时，通过参考后续具体实施方式可以理解这种主题，其中：
图1是根据一个或多个实施例的将包含堆叠的管芯的存储器阵列包括在内的电子
系统的框图；
图2是图1的存储器阵列的图，示出根据一个或多个实施例的与卷相结合地以菊花
链配置来布置的半导体管芯；
图3是图2的卷之一的图，示出根据一个或多个实施例的控制线和数据线；以及
图4是根据一个或多个实施例指定半导体管芯的方法的流程图。
可以理解的是，为了说明的简化和/或清晰，在图中示出的元件没有必要按比例绘
制。例如，为了清晰起见，可以将一些元件相对其它元件进行夸大。此外，如果认为合适，可
以在图中重复附图标记以表示对应的和/或类似的元件。
具体实施方式
在后续具体实施方式中，阐述了许多具体细节以提供对所要求保护主题的透彻理
解。然而，本领域技术人员可以理解的是，可以在没有这些具体细节的情况下实践所要求保
护的主题。在其它实例中，没有对公知的方法、过程、部件和/或电路进行详细描述。
在后续说明书和/或权利要求中，可以使用术语“耦合”和/或“连接”及其派生词。
在特定实施例中，“连接”可以用于表示两个或更多个元件彼此直接物理和/或电接触。“耦
合”可以表示两个或更多元件彼此直接物理和/或电接触。然而，“耦合”还可以表示两个或
更多元件彼此不直接接触，但是仍彼此协作和/或交互。例如，“耦合”可以表示两个或更多
元件不彼此接触，但是经由另一元件或中间元件间接结合到一起。最后，术语“在…上”、“覆
盖”和“在…之上”可以在后续说明书和权利要求中使用。“在…上”、“覆盖”和“在…之上”可
以用于表示两个或更多元件彼此直接物理接触。然而，“在…之上”还可以表示两个或更多
元件彼此不直接接触。例如，“在…之上”可以表示一个元件在另一元件上方但是彼此不接
触，并且在这两个元件之间可以存在另外的一个或多个元件。此外，术语“和/或”可以表示
“和”，其可以表示“或”，其可以表示“异或”，其可以表示“一个”，其可以表示“一些但不是所
有”，其可以表示“两者都不”，和/或其可以表示“两者都”，但是所要求保护的主题的范围不
限于该方面。在后续说明书和/或权利要求中，可以使用术语“包括”和“包含”及其派生词，
并且旨在作为彼此的同义词。
现在参考图1，将讨论根据一个或多个实施例的将包含堆叠的管芯的存储器阵列
包括在内的电子系统的框图。如图1所示，电子设备100可以包括处理器112，其耦合到总线
114上以耦合具有存储器阵列116的存储器设备110，所述存储器阵列116包括堆叠的半导体
管芯以形成存储器阵列116。电子系统100的除了所示实施例外的各种实施例是可能的，包
括使用单个处理器112来控制多个存储器设备110以提供更多存储空间，多个处理器112连
接到存储器设备110上，并且系统包括多种其它功能。
在一个或多个实施例中，处理器112可以经由主机接口118通过控制线和数据线耦
合到存储器设备110。在一些实施例中，数据和控制可以利用相同的线，并且所要求保护的
主题的范围不限于该方面。处理器112可以是外部微处理器、微控制器、或一些其它类型的
外部控制电路。在一些实施例中，处理器112可以与存储器设备110集成到同一封装中或在
同一管芯上。在一些实施例中，处理器112可以与控制逻辑120集成，允许相同电路中的一些
用于两种功能。处理器112可以具有外部存储器，例如RAM和/或ROM，用于程序存储和/或中
间数据，和/或处理器112可以具有内部RAM或ROM。在一些实施例中，处理器112可以使用存
储器设备110，用于程序和/或数据存储。运行于处理器112上的程序可以实现各种功能，包
括但不限于，标准文件系统、闪存文件系统、写均衡(write leveling)、坏单元或块映射、网
络通信堆叠、和/或错误管理，并且所要求保护的主题的范围不限于这些方面。
在一些实施例中，处理器112可以与外部设备通信，处理器112可以从外部设备接
收写入命令和写入数据，并将写入数据存储在存储器设备110内。处理器112还可以从外部
设备接收读取命令，从存储器设备110取回读取数据，并将读取数据发送到外部设备。在一
个实施例中，其中所述电子系统100包括存储系统，可以通过电子设备100向外部设备提供
非易失性存储。电子设备100可以是固态驱动器(SSD)、通用串行总线(USB)拇指驱动器、或
任意其它类型的存储系统。在一些实施例中，处理器112可以利用标准或专用通信协议连接
到计算机或其它智能设备上，例如，蜂窝电话、智能手机、平板电脑、数字摄像机等。与外部
连接兼容的计算机通信协议的例子包括但不限于以下协议的任意版本：通用串行总线
(USB)、串行高级连接技术(SATA)、小型计算机系统互连(SCSI)、光纤通道、并行高级连接技
术(PATA)、集成驱动电子(IDE)、以太网、IEEE-1394、安全数字卡接口(SD卡)、紧凑闪存接
口、记忆棒接口、外围组件互连(PCI)或快速PCI。这些只是电子设备100使用的通信协议的
示例性类型，并且所要求保护的主题的范围不限于这些方面。
在一个或多个实施例中，电子系统100可以包括计算系统或信息处理系统，例如移
动电话、平板计算机、笔记本计算机、机顶盒、或一些其它类型的计算系统，外部连接402可
以是网络连接，例如但不限于以下协议的任意版本：电气与电子工程师协会(IEEE)802.3、
IEEE 802.11、电缆数据服务接口规范(DOCSIS)、数字电视标准(例如，地面数字视频广播
(DVB)、DVB-电缆和先进电视制式委员会(ATSC))、以及移动电话通讯协议(例如，全球移动
通信系统(GSM))、基于码分多址(CDMA)的协议(例如，CDMA2000)、长期演进(LTE)、或第三代
合作伙伴计划(3GPP)。这些只是电子设备100可以使用的通信协议和/或标准的示例性类
型，并且所要求保护的主题的范围不限于这些方面。
在一个或多个实施例中，存储器设备110包括存储器阵列116，其包括具有存储器
电路的半导体管芯的阵列，所述存储器电路存储于其中并以如下结合图2和图3示出并描述
的布置来堆叠。可以提供地址电路122，来锁存由输入/输出(I/O)电路124提供的地址信号。
地址信号可以通过地址电路122和控制逻辑120的组合来接收并解码。在一个或多个实施例
中，地址输入连接的数量可以取决于存储器阵列116的密度和/或架构，其中地址的数量随
着增加的存储器单元计数和增加的列和块计数而增加。
存储器设备110可以利用感测放大器电路通过感测存储器阵列中的列(column)中
的电压或电流变化来读取存储器阵列116中的数据。在一个实施例中，感测放大器电路可以
耦合以读取和锁存来自存储器阵列116的一行数据(a row of data)，并与读取缓冲器128
进行通信，读取缓冲器可以保存从存储器阵列116读取出的数据直到数据可以通过数据线
发送出为止。写入缓冲器126可以在一些实施例中用于累积数据，直到可以执行写入，并且
数据被通信到存储器阵列116。I/O电路124将数据路由通过存储器设备116的I/O引脚。在一
些实施例中，写入缓冲器126和/或读取缓冲器128可以包含于存储器阵列116中。
在一个或多个实施例中，控制逻辑120可以对来自处理器112在控制线上提供的命
令进行解码。这些命令用于控制存储器阵列116上的操作，包括数据读取、数据写入(编程)、
和/或擦除操作。控制逻辑120可以包括状态机、定序器、处理器或一些其它类型的控制逻
辑，来生成对控制存储器阵列116必要的电压波形。控制逻辑120与存储器设备110中的其它
块通信，但是这些连接可以不示出。控制逻辑120可以具有许多与存储器设备110的其它块
的互连，以便控制它们各自的功能。存储器阵列116的存储器电路可以以堆叠配置来进行布
置，并以有利于如图2中所示且结合图2在下文描述的堆叠的布置来连接到一起。
现在参考图2，将讨论图1的存储器阵列的图，其示出根据一个或多个实施例的与
卷相结合地以菊花链配置来布置的半导体管芯。如图2所示，图1的存储器设备110的存储器
阵列116可以包括一组目标或卷，例如第一目标(目标0)210、第二目标(目标1)214、第三目
标(目标2)216、以及第四目标(目标3)218。可以在各个目标的每个中包含半导体管芯阵列，
例如由四个管芯组成的阵列，第一管芯(管芯0)220、第二管芯(管芯1)222、第三管芯(管芯
2)224和第四管芯(管芯3)226。各个目标具有数据和控制线228，以耦合到给定目标内的各
个管芯。将在下文中结合图3示出并描述数据和控制线228的进一步的细节。
在一个或多个实施例中，目标和在目标内的管芯以如图所示的菊花链配置来布
置，其中每个目标以菊花链连接，从而一个目标的输出232耦合下一目标的输入230。类似
地，如图所示，目标内的每个管芯以菊花链连接，从而一个管芯的输出(OUT)耦合到在目标
内的下一管芯的输入(IN)。目标和管芯的这种布置可以允许以灵活的方式访问给定目标内
的管芯，以及用来指定(appoint)目标或卷内的管芯的机构，以允许新的命令或新的特征或
子特征来配置管芯。结果，可以增加堆叠并行性，而无需在管芯层级添加更多焊垫和/或在
封装层级添加更多引脚。图2中所示的布置允许以任意可能的组合来映射管芯，其中在一个
目标内的一个管芯可以被指定为另一目标的一部分，以适应特定应用中的特殊需要，并且
还允许在逻辑单元(LUN)层级的交错加电。在一个或多个实施例中，卷(volume)可以根据
OFNI规范利用Eni和Eno焊垫通过设置特征58h(Set Feature 58h)来配置。可以重新使用管
芯的相同焊垫来使用新命令或新设置的特征或新的子特征配置管芯，其中卷选择E1h可以
用于选择卷，并且LUN地址可以用于选择LUN。在下文还将结合图3示出并描述示例性卷内的
管芯的配置的进一步的细节。
现在参考图3，将讨论图2的卷之一的图，其示出根据一个或多个实施例的控制和
数据线。作为例子，示出第一目标(目标0)包括四个管芯，第一管芯(管芯0)220、第二管芯
(管芯1)222、第三管芯(管芯2)224和第四管芯(管芯3)226。目标210还包括输入230和输出
232，以菊花链配置耦合到管芯。此外，根据开放式NAND闪存接口(ONFI)，数据和控制线228
可以包括一组个体线，例如，就绪/忙碌(RB#)线、控制(CONTROLS)、输入/输出线(I/O)、以及
芯片使能(CE#)线，作为一些例子；但是所要求保护主题的范围不限于这些方面。在一个或
多个实施例中，RB#线是能够提供管芯的读取/编程/擦除操作的就绪/忙碌状态的管芯的开
漏(open-drain)输出引脚。在一个或多个实施例中，CONTROLS线提供输入一个或多个控制
命令，例如，命令锁存使能输入或地址锁存使能输入。在一个或多个实施例中，I/O线包括一
个或多个引脚用于管芯的地址和/或命令输入，以及去往或来自管芯的读取数据。在一个或
多个实施例中，CE#允许选定管芯用于读取操作，或取消选定以将管芯置于待机(standby)。
虽然图3的目标210包括成如图所示的菊花链配置的四个管芯，但是目标210可以具有各种
其它数量的管芯，和/或各种配置来连接管芯，并且所要求保护主题的范围不限于这些方
面。
现在参考图4，将讨论根据一个或多个实施例的指定半导体管芯的方法的流程图。
虽然图4的方法示出了方法400的框的一种次序和数量，但是方法400可以包括比图示更多
或更少的框，并以各种其它次序，并且所要求保护的主题的范围不限于这些方面。在一个或
多个实施例中，方法400允许交错的设备被初始化为逻辑单元(LUN)层级，如下所述。此外，
在一个或多个实施例中，可以根据ONFI标准来实现方法400，但是所要求保护的主题的范围
不限于该方面。在框410处可以发布读取状态70h作为第一命令。在框412处可以在第一FFh
之前利用特征58h对目标(卷)进行配置。在框414处可以在所选目标内对逻辑单元(LUN)进
行配置。在框416处，可以发布FFh，其将仅从指定的目标内的指定的LUN被接受。利用方法
400，通过重新使用设置特征58h的示例性初始化序列如下：
指定第一目标(目标0)210和在目标0中的LUN 0,1,2,3：
EFh 58h；P1＝01h；P2＝00h(管芯0设置为LUN0)
EFh 58h；P1＝01h；P2＝01h(管芯1设置为LUN1)
EFh 58h；P1＝01h；P2＝02h(管芯2设置为LUN2)
EFh 58h；P1＝01h；P2＝03h(管芯3设置为LUN3)
指定第二目标(目标1)和在目标1中的LUN 0,1,2,3：
EFh 58h；P1＝00h；P2＝00h(管芯0设置为LUN0)
EFh 58h；P1＝00h；P2＝01h(管芯1设置为LUN1)
EFh 58h；P1＝00h；P2＝02h(管芯2设置为LUN2)
EFh 58h；P1＝00h；P2＝03h(管芯3设置为LUN3)
虽然结合特定程度的特殊性描述了所要求保护的主题，但是可以认识到，本领域
技术人员可以改变其元件，而不背离所要求保护主题的精神和/或范围。人们认为主题涉及
指定半导体管芯以支持高堆叠能力，并且通过前述描述可以理解其伴随的许多效应，并且
显然的是，可以在其部件的形式、构造和/或布置中做出各种改变，而不背离所要求保护主
题的范围和/或精神，或者不牺牲所有其实质优点，之前描述的仅是其示例性实施例的形式
和/或其它，而不提供对其的本质改变。权利要求的意图是涵盖和/或包括这些改变。