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1、(10)申请公布号 CN 102385932 A (43)申请公布日 2012.03.21 CN 102385932 A *CN102385932A* (21)申请号 201110244390.3 (22)申请日 2011.08.22 61/375,653 2010.08.20 US G11C 17/16(2006.01) (71)申请人 庄建祥 地址 中国台湾新竹市 (72)发明人 庄建祥 (74)专利代理机构 北京律诚同业知识产权代理 有限公司 11006 代理人 梁挥 (54) 发明名称 单次性可编程存储器、 电子系统、 电性熔丝存 储器及方法 (57) 摘要 本发明公开了单次性可编程内。
2、存存储器、 电 子系统、 电性熔丝存储器、 可编程电阻性组件内存 存储器及其方法。该可编程电阻性组件存储器包 括 ： 多个可编程电阻性存储单元， 包括 ： 一可编程 电阻性组件耦合到第一电源电压线 ； 二极管包括 至少一第一主动区和一第二主动区， 第一主动区 具有第一类型掺杂， 第二主动区具有第二类型掺 杂， 第一主动区域提供二极管的一第一端而该第 二主动区提供二极管的一第二端， 第一主动区和 第二主动区皆位于共同的井里， 第一主动区耦合 到可编程电阻性组件， 第二主动区耦合到一第二 电源电压线 ； 第一和第二主动区是从互补式金氧 半导体晶体管组件的源极或漏极来制造， 可编程 电阻性组件经由施。
3、加电压到第一和第二电源电压 线而编程。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 12 页 附图 12 页 CN 102385951 A1/3 页 2 1. 一种可编程电阻性组件存储器， 其特征在于， 包括 ： 多个可编程电阻性存储单元， 至少有一可编程电阻性存储单元包括 ： 一可编程电阻性组件耦合到第一电源电压线 ； 及 一二极管包括至少一第一主动区和一第二主动区， 其中该第一主动区具有一第一类 型掺杂， 该第二主动区具有一第二类型掺杂， 该第一主动区域提供该二极管的一第一端而 该第二主动区提供该二极管。
4、的一第二端， 该第一主动区和该第二主动区皆位于一共同的井 里， 该第一主动区耦合到可编程电阻性组件， 而该第二主动区耦合到一第二电源电压线 ； 其中该第一和第二主动区是从互补式金氧半导体晶体管组件的源极或漏极来制造， 而 井是从 CMOS 井来制造， 其中可编程电阻性组件经由施加电压到该第一和第二电源电压线而编程， 并改变电阻 为不同的逻辑状态。 2. 一种单次性可编程存储器， 其特征在于， 包括 ： 多个单次性可编程存储单元， 至少有一单次性可编程存储单元包括 ： 一单次性可编程组件被耦合到第一电源电压线 ； 及 一二极管包括至少一第一主动区和一第二主动区， 其中该第一主动区具有第一类型掺 。
5、杂， 该第二主动区具有第二类型掺杂， 第一主动区域提供该二极管的一第一端而该第二主 动区提供该二极管的一第二端， 该第一主动区和该第二主动区二者皆存在一共同的井里， 该第一主动区被耦合到该单次性可编程组件， 而该第二主动区被耦合到一第二电源电压 线 ； 其中该第一和第二主动区是从互补式金氧半导体晶体管组件的源极或漏极来制造， 而 井是从 CMOS 井来制造 ； 其中， 单次性可编程组件被配置为可编程， 经由施加电压到该第一和第二电源电压线 而改变电阻为不同的逻辑状态。 3. 如权利要求 2 的单次性可编程存储器， 其特征在于， 该单次性可编程组件是由电性 熔丝构成。 4. 如权利要求 3 的单。
6、次性可编程存储器， 其特征在于， 该单次性可编程组件是由 CMOS 栅极构成的内连接。 5. 如权利要求 3 的单次性可编程存储器， 其特征在于， 该单次性可编程组件包括至少 多晶硅， 硅化多晶硅， 硅化物， 热隔离的主动区， 局部互连， 金属或金属合金。 6. 如权利要求 3 的单次性可编程存储器， 其特征在于， 该单次性可编程组件本体的长 度与宽度的比例为 6 到 0.5。 7. 如权利要求 3 的单次性可编程存储器， 其特征在于， 该单次性可编程组件具有第一 端和第二端， 其中的第一或第二端的电性熔丝只有一个接点。 8. 如权利要求 4 的单次性可编程存储器， 其特征在于， 电性熔丝组件。
7、经由金属线在单 一的接点耦合到二极管的主动区。 9. 如权利要求 4 的单次性可编程存储器， 其特征在于， 该二极管的该第一或第二主动 区只有一个接点。 10. 如权利要求 2 的单次性可编程存储器， 其特征在于， 该两个主动区作为二极管的两 端， 被一个浅沟隔离分开。 权 利 要 求 书 CN 102385932 A CN 102385951 A2/3 页 3 11. 如权利要求 2 的单次性可编程存储器， 其特征在于， 该两个主动区作为二极管的两 端， 被一个假 MOS 栅极分开。 12. 如权利要求 2 的单次性可编程存储器， 其特征在于， 该两个主动区作为二极管的两 端， 被硅化物阻挡。
8、层分开。 13. 如权利要求 2 的单次性可编程存储器， 其特征在于， 该单次性可编程组件是导电的 接点或层间接点。 14. 如权利要求 2 的单次性可编程存储器， 其特征在于， 该单次性可编程组件是接点或 层间接点， 并含有绝缘体于其间的反熔丝。 15. 一种电子系统， 其特征在于， 包括 ： 一种处理器 ； 及 一可编程电阻组件存储器可操作地连接到处理器， 这可编程电阻组件存储器包括至少 数个可编程电阻组件存储单元来提供数据存储， 每个可编程电阻组件存储单元包括 ： 一可编程电阻组件被耦合到第一电源电压线 ； 及 一二极管包含至少一第一主动区和一第二主动区， 其中该第一主动区具有第一类型掺。
9、 杂， 该第二主动区具有第二类型掺杂， 该第一主动区提供该二极管的第一端， 该第二主动区 提供该二极管的第二端， 该第一和第二主动区二者皆存在一个共同的井里， 该第一主动区 被耦合到该可编程电阻组件而该第二主动区被耦合到一第二电源电压线 ； 其中该第一和第二主动区是从 CMOS 组件的源极或漏极来制造， 而井是从 CMOS 井来制 造的 ； 其中， 该可编程电阻组件被配置为可编程经由施加电压到该第一和第二电源电压线而 改变电阻到不同的逻辑状态。 16. 一种提供可编程电阻组件存储器的方法， 其特征在于， 包括 ： 提供多个可编程电阻组件存储单元， 至少有一可编程电阻组件存储单元包括至少 (i)。
10、 一可编程电阻组件被耦合到第一电源电压线 ； 及 (ii) 一二极管包含至少一第一主动区和 一第二主动区， 该第一主动区具有第一类型掺杂， 该第二主动区具有第二类型掺杂， 该第一 主动区提供该二极管的第一端， 该第二主动区提供该二极管的第二端， 该第一和第二主动 区二者皆从CMOS组件的源极或漏极来制造， 并且存在一个共同的井里， 该井是从CMOS井制 造来的， 该第一主动区被耦合到该可编程电阻组件而该第二主动区被耦合到一第二个电源 电压线， 及 经由施加电压到第一和第二个电压线， 以编程一逻辑状态到至少一该可编程电阻组件 存储单元。 17. 一种电性熔丝存储器， 其特征在于， 包括 ： 多个。
11、电性熔丝存储单元， 至少有一电性熔丝存储单元包括 ： 一电性熔丝组件耦合到第一电源电压线 ； 及 一二极管包括至少一第一主动区和一第二主动区， 其中该第一主动区具有一第一类 型掺杂， 该第二主动区具有一第二类型掺杂， 该第一主动区域提供该二极管的一第一端而 该第二主动区提供该二极管的一第二端， 该第一主动区和该第二主动区皆位于一共同的井 里， 该第一主动区耦合到电性熔丝组件， 而该第二主动区耦合到一第二电源电压线， 而该电 性熔丝由硅化多晶硅来制造 ； 权 利 要 求 书 CN 102385932 A CN 102385951 A3/3 页 4 其中该第一和第二主动区是从互补式金氧半导体晶体管。
12、组件的源极或漏极来制造， 而 井是从 CMOS 井来制造， 其中可编程电阻性组件经由施加电压到该第一和第二电源电压线而编程， 并改变电阻 为不同的逻辑状态。 权 利 要 求 书 CN 102385932 A CN 102385951 A1/12 页 5 单次性可编程存储器、 电子系统、 电性熔丝存储器及方法 技术领域 0001 本发明有关于一种可编程存储器组件， 特别是存储器阵列的可编程电阻组件、 单 次性可编程存储器、 可编程电阻性组件存储器、 电子系统、 电性熔丝存储器及方法。 背景技术 0002 可编程电阻组件通常是指组件的电阻状态可在编程后改变。 电阻状态可以由电阻 值来决定。例如， 。
13、电阻性组件可以是单次性可编程 (One-TimeProgrammable， OTP) 组件 ( 如 电性熔丝 )， 而编程方法可以施用高电压， 来产生高电流通过 OTP 组件。当高电流藉由将编 程选择器导通而流过 OTP 组件， OTP 组件将被烧成高或低电阻状态 ( 取决于是熔丝或反熔 丝 ) 而加以编程。 0003 电性熔丝是一种常见的 OTP， 而这种可编程电阻组件， 可以是多晶硅、 硅化多晶硅、 硅化物、 热隔离的主动区、 金属、 金属合金或它们的组合。金属可以是铝、 铜或其它过渡金 属。其中最常用的电性熔丝是硅化的多晶硅， 用互补式金氧半导体晶体管 (CMOS) 的栅极制 成， 用来。
14、作为内连接 (interconnect)。电性熔丝也可以是一个或多个接点 (contact) 或层 间接点(via)， 而不是小片段的内连接。 高电流可把接点或层间接点烧成高电阻状态。 电性 熔丝可以是反熔丝， 其中高电压使电阻降低， 而不是提高电阻。 反熔丝可由一个或多个接点 或层间接点组成， 并含有绝缘体于其间。反熔丝也可由 CMOS 栅极耦合于 CMOS 本体， 其含有 栅极氧化层当做为绝缘体。 0004 一种传统的可编程电阻式记忆存储单元如图 1 所示。存储单元 10 包含电阻组件 11和N型金氧半导体晶体管(NMOS)编程选择器12。 电阻组件11一端耦合到NMOS的漏极， 另一端耦。
15、合到正电压 V+。NMOS 12 的栅极耦合到选择信号 SEL， 源极耦合到负电压 V-。当 高电压加在 V+ 而低电压加在 V- 时， 电阻组件 10 则可被编程， 经由提高编程选择信号 SEL 来打开NMOS 12。 一种最常见的电阻组件是硅化多晶硅， 乃是在同时制作MOS栅极时用的同 样材料。NMOS 编程选择器 12 的面积需要足够大， 以使所需的编程电流可持续几微秒。硅化 多晶硅的编程电流通常是从几毫安 ( 对宽度约 40 纳米的熔丝 ) 至 20 毫安 ( 对宽度约 0.6 微米熔丝 )。因此使用硅化多晶硅的电性熔丝存储单元往往需有大的面积。 0005 如图 2a 所示， 相变存储。
16、器 (PCM) 是另一种传统的可编程电阻组件 20。PCM 存储单 元包含相变材料 (Phase Change Material) 薄膜 21 和一个当作编程选择器的双极性晶体 管 22， 其具有 P+ 射极 23， N 型基极 27 和 P 型基体为集极 25。相变薄膜 21 一端耦合到双极 性晶体管 22 的射极 23， 另一端耦合到正电压 V+。双极性晶体管 22 的 N 型基极 27 耦合到 负电压 V-。集极 25 耦合到接地。在 V+ 和 V- 间施加适当且持续适当的时间的电压， 相变 薄膜 21 可被编程成高或低电阻状态， 根据电压和持续时间而定。按照惯例， 编程一个相变 存储器。
17、成高电阻状态 ( 或重设状态 ) 大约需要持续 50ns 的 3V 电压， 消耗大约 300uA 的电 流。编程相变存储器成低电阻状态 ( 或设置状态 ) 需要持续 300ns 左右的 2V 电压， 消耗大 约 100uA 的电流。这种存储单元需要特殊制程来妥善隔离每个存储单元， 因而需要比标准 CMOS 逻辑制程多 3-4 道掩模， 而使得它的制作比较贵。 说 明 书 CN 102385932 A CN 102385951 A2/12 页 6 0006 图 2b 所示为另一种相变存储器 (PCM) 的可编程电阻组件。相变存储器材料有相 变薄膜 21 和二极管 22 。相变薄膜 21 被耦合在。
18、二极管阳极 22 和正电压 V+ 之间。二极 管的阴极 22 被耦合到负电压 V-。施加适当的电压在 V+ 和 V- 之间持续一段适当的时间， 相变薄膜 21 可以被编程为高或低电阻状态， 根据电压和持续时间而定。请见 “Kwang-Jin Lee et al.，“A 90nm 1.8V512Mb Diode-Switch PRAM with 266MB/s Read Throughput， ” I nternationalSolid-State Circuit Conference， 2007， pp.472-273” ， 图 2b 所示为使用二 极管作为相变存储器 (PCM) 存储单元的编。
19、程选择器的例子。虽然这项技术可以减少 PCM 存 储单元尺寸到只有 6.8F2(F 代表特征大小 )， 二极管需要非常复杂的制造过程， 如选择性磊 晶成长 (SEG)。如此一来对嵌入式 PCM 的应用， 将变的非常昂贵。 0007 图 3a 和 3b 所示为一些从内连接 (Interconnect) 制作成的电性熔丝组件 81 和 85 的实施例。内连接扮演一种特定类型的电阻组件。电阻组件有三个部分 ： 阳极， 阴极， 和 本体。阳极和阴极提供电阻组件的连接到其它部分的电路， 使电流可以从阳极流动通过本 体到阴极。本体的宽度决定了电流密度， 进而决定编程电流的电迁移临界值。图 3a 显示了 一。
20、种传统的电性熔丝组件 81， 包含阳极 80， 阴极 82， 和本体 83。这实施例有一大型而对称 的阳极和阴极。图 3b 显示了另一种传统的电性熔丝组件 85， 包含阳极 84， 阴极 86， 和本体 87。这实施例有大型阳极和小型阴极的一种非对称形状， 以根据极性和贮藏效应来提高电 迁移效应。极性效应意味着电迁移总是从阴极开始。而贮藏效应的影响是小型阴极可使电 迁移比较容易发生。因为当电迁移发生时， 较小的面积可有较少的离子可补充空隙。图 3a 和 3b 里的熔丝组件 81 和 85 是相对比较大的结构， 这使得它们不适合一些应用。 发明内容 0008 本发明的一目的为提供使用二极管作为编。
21、程选择器的可编程电阻组件存储单元， 其中可编程的电阻组件可以使用标准 CMOS 逻辑制程， 以减少存储单元的大小和成本。 0009 依据本发明的一实施例， 该可编程电阻性组件存储器， 包括 ： 多个可编程电阻性 存储单元， 至少有一可编程电阻性存储单元包括 ： 一可编程电阻性组件被耦合到第一电源 电压线 ； 及一二极管包括至少有一第一主动区和一第二主动区， 其中该第一主动区具有一 第一类型掺杂， 该第二主动区拥具有一第二类型的掺杂， 该第一主动区域提供了该二极管 的一第一端而该第二主动区提供该二极管的一第二端， 该第一主动区和该第二主动区二者 皆存在一个位于一共同的井里， 该第一主动区被耦合到。
22、可编程电阻性组件， 而该第二主动 区被耦合到一第二电源电压线。其中该第一和第二主动区是从互补式金氧半导体晶体管 (CMOS) 组件的源极或漏极来制造， 而井是从 CMOS 井来制造 ； 其中， 可编程电阻性组件被配 置为可编程， 经由施加电压到该第一和第二电源电压线而编程， 并改变电阻为不同的逻辑 状态。 0010 依据本发明另一实施例， 一种单次性可编程存储器， 包括 ： 多个单次性可编程存储 单元， 至少有一单次性可编程存储单元包括 ： 一单次性可编程组件被耦合到第一电源电压 线 ； 及一二极管包括至少有一第一主动区和一第二主动区， 其中该第一主动区具有第一类 型掺杂， 该第二主动区具拥有。
23、第二类型的掺杂， 第一主动区域提供该了二极管的一第一端 而该第二主动区提供该二极管的一第二端， 该第一主动区和该第二主动区二者皆存在一共 同的井里， 该第一主动区被耦合到单次性可编程组件， 而该第二主动区被耦合到一第二电 说 明 书 CN 102385932 A CN 102385951 A3/12 页 7 源电压线 ； 其中该第一和第二主动区是从互补式金氧半导体晶体管晶体管 (CMOS) 组件的 源极或漏极来制造， 而井是从 CMOS 井来制造。其中， 单次性可编程组件被配置为可编程， 经 由施加电压到该第一和第二电源电压线而改变电阻为不同的逻辑状态。 0011 依据本发明另一实施例， 一种。
24、电子系统包括 ： 一种处理器 ； 及一可编程电阻组件 存储器可操作地连接到处理器， 这可编程电阻元存储器包括至少数个可编程电阻组件存储 单元来提供数据存储， 每个可编程电阻存储单元包括 ： 一可编程电阻组件被耦合到第一电 源电压线 ； 及一二极管包含至少一第一主动区和一第二主动区， 其中该第一主动区具有第 一类型掺杂， 该第二主动区具有第二类型掺杂， 该第一主动区提供该二极管的第一端， 该第 二主动区提供该二极管的第二端， 该第一和第二主动区二者皆存在一个共同的井里， 该第 一主动区被耦合到该可编程电阻组件而该第二主动区被耦合到一第二电源电压线 ； 其中该 第一和第二主动区是从 CMOS 组件。
25、的源极或漏极来制造， 而井是从 CMOS 井来制造 ； 其中， 该 可编程电阻组件被配置为可编程经由施加电压到该第一和第二电源电压线而改变电阻到 不同的逻辑状态。 0012 依据本发明另一实施例， 一种提供可编程电阻组件存储器的方法来提供可编程电 阻组件存储器， 包括 ： 提供多个可编程电阻组件存储单元， 至少有一可编程电阻组件存储单 元包括至少(i)一可编程电阻组件被耦合到第一电源电压线 ； 及(ii)一二极管包含至少一 第一主动区和一第二主动区， 该第一主动区具有第一类型掺杂， 该第二主动区具有第二类 型掺杂， 该第一主动区提供该二极管的第一端， 该第二主动区提供该二极管的第二端， 该第 。
26、一和第二主动区二者皆从 CMOS 组件的源极或漏极来制造， 并且存在一个共同的井里， 该井 是从 CMOS 井制造来的， 该第一主动区被耦合到该可编程电阻组件而该第二主动区被耦合 到一第二个电源电压线， 及经由施加电压到第一和第二个电压线， 以编程一逻辑状态到至 少一该可编程电阻组件存储单元。 0013 本发明的可编程电阻性组件存储器可降低编程电流， 且可使用标准 CMOS 逻辑制 程， 以减少存储单元的大小和成本。 附图说明 0014 图 1 显示一传统的可编程电阻式记忆存储单元电路图。 0015 图2a显示相变存储器(PCM)用的另一传统可编程电阻式组件电路图， 其采用双极 型晶体管作为编。
27、程选择器。 0016 图 2b 显示一传统相变存储器 (PCM) 电路图， 其采用二极管作为编程选择器。 0017 图 3a 和 3b 分别展示从内连接 (interconnect) 制作的一电性熔丝组件的实施例 示意图。 0018 图 4 显示一方块图， 其包含根据本发明的使用接面二极管的记忆存储单元。 0019 图 5a 显示一接面二极管的横截面。根据此实施例， 二极管用浅沟槽隔离 (STI) 来 隔离阳极和阴极， 并当编程选择器。 0020 图 5b 显示了一接面二极管的横截面。根据此实施例， 二极管用假 CMOS 栅极来隔 离阳极和阴极， 并当编程选择器。 0021 图 5c 显示一接。
28、面二极管的横截面。根据此实施例， 二极管用硅化阻挡层 (SBL) 来 隔离阳极和阴极， 并当编程选择器。 说 明 书 CN 102385932 A CN 102385951 A4/12 页 8 0022 图 6a 显示一接面二极管的横截面。根据此实施例， 二极管用绝缘硅基体 (SOI) 技 术里的假 CMOS 栅极来隔离阳极和阴极， 并当编程选择器。 0023 图 6b 显示一接面二极管的横截面。根据此实施例， 此二极管用翅式场效应晶体管 (FINFET) 技术里假 CMOS 栅极来隔离阳极和阴极， 并当编程选择器。 0024 图 7a 显示一电性熔丝组件的一实施例示意图。 0025 图 7b。
29、 显示一电性熔丝的顶视图。此电性熔丝耦合到一个四面都是浅沟槽隔离 (STI) 的接面二极管。 0026 图 7c 显示一电性熔丝的顶视图。此电性熔丝耦合到一个二面是浅沟槽隔离 (STI)， 而另外二面是假 CMOS 隔离的接面二极管。 0027 图 7d 显示一电性熔丝的顶视图。此电性熔丝耦合到一个四面都是假 CMOS 隔离的 接面二极管。 0028 图 7e 显示一电性熔丝的顶视图。此电性熔丝耦合到一个四面都是硅化物阻挡层 隔离的接面二极管。 0029 图 7f 显示一个接点 (contact) 耦合在电阻组件和接面二极管的 P 端接点， 而金属 填在同一个单一接点里。 0030 图 8a 。
30、显示一金属熔丝耦合到一接面二极管的顶视图。此接面二极管四面都是假 CMOS 栅极隔离。 0031 图 8b 显示一金属熔丝耦合到一接面二极管的顶视图。此接面二极管有 4 个存储 单元共享一边一个的 N 井接点。 0032 图 8c 显示一层间接点熔丝 (via fuse) 耦合到一接面二极管的顶视图。此接面二 极管有 4 个存储单元共享一边一个的 N 井接点。 0033 图 8d 显示一层间接点熔丝二维阵列的顶视图。这些层间接点熔丝使用 P+/N 井二 极管。 0034 图 9 显示一可编程电阻式存储器的一部分。根据此一实施例， 由 n 行和 (m+1) 列 的单二极管存储单元与 n 个字符线。
31、驱动器一起构成。 0035 图 10a 描绘一方法来编程可编程电阻式存储器的流程图。 0036 图 10b 描绘一方法来读取可编程电阻式存储器的流程图。 0037 图 11 显示一种处理器 (Processor) 的系统的实施例示意图。 具体实施方式 0038 在本发明的实施例中， P+/N 井接面二极管作为可编程电阻式组件的编程选择器。 此二极管可以包括在 N 井里的 P+ 和 N+ 主动区 (Active regions)。由于 P+ 和 N+ 主动区和 N 井都是以现成的标准 CMOS 逻辑制程， 这些组件可用有效率及符合成本效益的方法做成， 且不须额外的掩模或制程步骤以节省成本。这可编。
32、程电阻式组件可以包括在电子系统里。 0039 图 4 所示为依据一实施例的使用接面二极管的存储单元 30 的方块图。特别是， 存 储单元 30 包括电阻组件 30a 和二极管 30b。电阻组件 30a 可耦合在接面二极管 30b 的阳极 和正电压 V+ 之间。接面二极管 30b 的阴极可耦合到负电压 V-。在一实施例里， 存储单元 30 可以是熔丝存储单元， 且包含作为电性熔丝的电阻组件 30a。接面二极管 30b 可以作为 编程选择器。接面二极管可以从使用 P 型基体的标准 CMOS 制程的 P+/N 井来制作。作为二 说 明 书 CN 102385932 A CN 102385951 A5。
33、/12 页 9 极管阳极和阴极的 P+ 和 N+ 主动区就是 CMOS 组件的源极或漏极。N 井就是用来嵌入 PMOS 组件的 CMOS 井。另外， 接面二极管可以由使用 N 型基体的 CMOS 制程里的 N+/P 井来构造。 电阻组件 30a 和接面二极管 30b 于电源电压 V+ 和 V- 之间的连接方式是可互换的。经由一 适当的时间里施加适当的电压(其在V+和V-之间)， 电阻组件30a可根据电压和持续时间 被编程为高或低电阻状态， 因此编程存储器存储单元 30 可存储数据值 ( 例如， 数据的位 )。 二极管的 P+ 和 N+ 主动区可以使用假 CMOS 栅极， 浅沟槽隔离 (STI)。
34、， 局部氧化 (LOCOS)， 或 硅化物阻挡层 (SBL) 来隔离。如果没有硅化物靠近第一和第二主动区的边界， 第一和第二 个主动区可以对接 (butted) 或用掺杂低剂量的主动区来分隔这两种主动区。 0040 电性熔丝的存储单元可以作为说明关键实现概念的范例。图 5a 显示二极管 32 的 横截面， 在可编程电阻组件里使用浅沟槽隔离的 P+/N 井二极管做为编程选择器。分别构成 二极管 32 的 P 和 N 终端的 P+ 主动区 33 和 N+ 主动区 37 就是在标准 CMOS 逻辑制程里的 PMOS 和 NMOS 的源极或漏极。N+ 主动区 37 被耦合到 N 井 34， 此 N 井。
35、在标准 CMOS 逻辑制程 里嵌入 PMOS。浅沟槽隔离 36 隔离不同组件的主动区。电阻组件 ( 没有显示在图 5a)， 如电 性熔丝， 可以一端耦合到 P+ 主动区 33 而另一端耦合到高电压电源 V+。为了编程这种可编 程电阻式组件， 高电压加在 V+， 低电压或地电位施加到 N+ 主动区 37。因此， 高电流过熔丝 组件和二极管 32 来编程电阻组件。 0041 图 5b 显示了另一接面二极管 32 实施例的一截面图， 其当做编程选择器并以假 CMOS 栅极隔离。浅沟槽隔离 36 提供其它主动区的隔离。主动区 31 以浅沟槽隔离 36 来 加以定义。这里的 N+ 和 P+ 主动区 37。
36、 和 33 进一步分别由假 CMOS 栅极 39 、 P+ 植入层 38 和 N+ 植入层 (P+ 植入层 38 的互补 ) 混合来加以定义， 构成二极管 32 的 N 和 P 端。 该二极管 32 被制作成类似 PMOS 的组件， 且包含了 37 、 39 、 33 及 34 作为源极、 栅极、 漏 极和 N 井， 除了源极 37 上覆盖有 N+ 植入层， 而非真正的 PMOS 所覆盖的 P+ 植入层 38 。假 MOS 栅极 39 最好是偏压在一固定的电压， 其目的为在制作过程中当作 P+ 主动区 33 和 N+ 主动区 37 之间的隔离。N+ 主动区 37 被耦合到 N 井 34 ， 此。
37、井在标准 CMOS 逻辑制程里是 嵌入 PMOS 的本体。P 基体 35 是 P 型硅的基体。电阻组件 ( 图 5b 中没有显示 )， 如电性熔 丝， 可以一端被耦合到 P+ 区 33 而另一端被耦合到一高电压电源 V+。为了编程这种可编程 电阻组件， 高电压施加在 V+， 而低电压或接地到 N+ 主动区 37 。因此， 高电流流过熔丝组件 与二极管 32 来编程电阻组件。这实施例有理想的小尺寸和低电阻。 0042 图 5c 所示另一实施例的横截面， 其中接面二极管 32” 以硅化物阻挡层 (SBL)39” 隔离并作为编程选择器。图 5c 类似图 5b， 然而在图 5b 里的假 CMOS 栅极。
38、 39” 被图 5c 里的 硅化物阻挡层 39 “所取代， 以阻止硅化物生长在主动区 31” 的顶部。如果没有假 CMOS 栅极 或硅化物阻挡层， N+ 和 P+ 主动区将由主动区域 31” 表面的硅化物而被短路。 0043 图 6a 所示另一实施例的横截面， 其中接面二极管 32” 被当编程选择器， 并采用绝 缘硅基体 (SOI) 的技术。在 SOI 技术中， 基体 35” 是如二氧化硅或类似材料的绝缘体， 此绝 缘体包含薄层硅生长在顶部。 所有NMOS和PMOS都在硅井里， 由二氧化硅或类似的材料隔离 彼此和基体 35” 。一整件 (one-piece) 主动区 31” 经由假 CMOS 。
39、栅极 39” 、 P+ 植入层 38” 和 N+ 植入层 (P+ 植入层 38” 的互补 ) 的混合分为 N+ 主动区 37” 、 P+ 主动区 33” 和本体 34” 。 因此 N+ 主动区 37” 和 P+ 主动区 33” 分别构成接面二极管 32” 的 N 端和 P 端。N+ 主动区 37” 及 P+ 主动区 33” 可以分别和标准 CMOS 逻辑制程里 NMOS 和 PMOS 的源极或漏极相同。 说 明 书 CN 102385932 A CN 102385951 A6/12 页 10 同样， 假 CMOS 栅极 39“可以和标准 CMOS 制程建构的 CMOS 栅极相同。假 MOS 栅。
40、极 39” 可 以偏压在一固定的电压， 其目的为在制作过程中当作 P+ 主动区 33” 和 N+ 主动区 37” 之间 的隔离。N+ 主动区 37” 被耦合到低电压 V- 和 N 井 34， 此 N 井在标准 CMOS 逻辑制程里是嵌 入 PMOS 的本体。电阻组件 ( 图 6a 中没有显示 )， 如电性熔丝， 可以一端被耦合到 P+ 主动区 33” 而另一端被耦合到高电压电源 V+。为了编程这种电性熔丝存储单元， 高和低电压分别 施加在 V+ 和 V-， 导通大电流流过熔丝组件与接面二极管 32” 来编程电阻组件。CMOS 隔离 技术的其它实施例， 如浅沟槽隔离 (STI)， 假 CMOS 。
41、栅极， 或硅化物阻挡层 (SBL) 在一至四边 或任何一边， 可以很容易应用到相应的 CMOS SOI 技术。 0044 图 6b 显示另一接面二极管 45 实施例的一截面图， 该接面二极管 45 为使用翅式 场效应晶体管 (FinFET) 技术的编程选择器。FinFET 是指翅式 (FIN) 为基本的多栅极晶体 管。FinFET 技术类似传统的 CMOS， 但是具有高瘦硅岛， 其升高在硅基体上以作为 CMOS 组件 的主体。主体像传统 CMOS， 分为源极， 漏极和多晶硅或非铝金属栅极的通道。主要的区别 是在 FinFET 技术中， MOS 组件的本体被提升到基板之上， 岛状区的高度即是通道。
42、的宽度， 然 而电流的流动方向仍然是在平行于硅的表面。图 6b 显示 FinFET 技术的一例子， 硅基体 35 是个外延层， 建在类似 SOI 绝缘层或其它高电阻硅基体之上。硅基体 35 可以被蚀刻成几个 高大的长方形岛状区 31-1、 31-2 和 31-3。经由适当的栅极氧化层成长， 岛状区 31-1、 31-2 及 31-3 可分别以 MOS 栅极 39-1、 39-2 和 39-3 来覆盖升高的岛状区的两边及定义源极和 漏极区。源极和漏极区形成于岛状区 31-1、 31-2 及 31-3， 然后填充硅， 如填充于硅区 40-1 和硅区 40-2， 让合并的源极和漏极面积大到足以放下接。
43、点。在图 6b 中， 硅区 40-1 和硅区 40-2 的填充区域只是用来说明及显露横截面， 例如填充区域可以填充到岛状区 31-1、 31-2 和 31-3 的表面。在此实施例， 主动区 33-1， 2， 3 和 37-1， 2， 3 被 P+ 植入层 38 和 N+ 植入层 (P+ 植入层 38 的互补 ) 分别覆盖来构成接面二极管 45 的 P 和 N 端， 而不是像传统 FinFET 的 PMOS 全部被 P+ 植入层 38 覆盖。N+ 主动区 37-1， 2， 3 被耦合到低电压电源 V-。电阻组 件 ( 图 6b 中没有显示 )， 如电性熔丝， 一端被耦合到 P+ 主动区 33-1。
44、， 2， 3， 另一端被耦合到 高电压电源V+。 为了编程这种电性熔丝， 高和低电压分别施加在V+和V-上， 以导通大电流 流过电阻组件与接面二极管 45， 来编程电阻组件。CMOS 主体技术隔离的其它实施例， 如浅 沟槽隔离 (STI)、 假 CMOS 栅极或硅化物阻挡层 (SBL)， 可以很容易应用到相应的 FinFET 技 术。 0045 图 7a 为根据另一实施例的电性熔丝组件 88 的顶视图。这电性熔丝组件 88 可以 如图 4 所示当作为电阻组件使用。电性熔丝组件 88 包括阳极 89、 阴极 90 及本体 91。在此 实施例， 电性熔丝组件 88 是棒状且包含大的阳极 89 和小。
45、的阴极 90 来减少阴极面积。阳极 89 和阴极 90 可从本体 91 突出来以形成接点。阳极 89 和阴极 90 接点的数量可以是一个， 以使面积非常小。然而， 阳极 89 接点面积往往较大， 这样阳极 89 比阴极 90 大， 可使阳极 89 能更抗拒电迁移。熔丝的本体 91 可以有 0.5-6 个方形， 就是长度与宽度的比例约为 6 到 0.5， 来达到存储单元面积和编程电流的最佳化。熔丝组件 88 有 P+ 植入层 92 覆盖本体 91 的一部分和阴极 90， 而 N+ 植入层覆盖其余的面积。当在顶部硅化物因电迁移、 离子扩散和 硅化物分解等其它效应耗尽时， 这实施例使得熔丝组件 88。
46、 表现像反向偏压二极管来增加 编程后电阻。 0046 可实现上述实施例的电性熔丝组件包含了多晶硅、 多晶硅硅化、 热隔离的主动区、 说 明 书 CN 102385932 A CN 102385951 A7/12 页 11 局部互连(Local Interconnect)或其它CMOS栅极材料。 特别是一些电性熔丝组件允许P+ 和N+植入后可以在编程后创建出二极管， 如多晶硅、 隔热隔离的主动区或金属栅极CMOS的 栅极。例如， 如果金属栅极 CMOS 具有多晶硅在金属合金层之间的三明治结构， 金属合金层 可以被由布局产生的掩模阻挡， 以在熔丝组件里产生二极管。在 SOI 或如 SOI 的制程里。
47、， 电 性熔丝也可以从热隔离的主动区来构造。在热隔离主动区的两端， 这样的熔丝可以被植入 N+、 P+、 或 N+ 和 P+ 掺杂。此熔丝如果一部分被植入 N+ 掺杂和一部分 P+ 掺杂， 当顶部的硅 化物被编程后耗尽， 熔丝可以形成像反向偏压的二极管。 依此方式构建的熔丝组件， 熔丝可 以被合并成二极管主动区的一部分， 使熔丝和二极管形成在一单一的主动区以省面积。有 一些制程可以提供局部互连， 这是由硅化物制造过程中的副产品可和多晶硅与主动区直接 互连以省接点。 如此， 电性熔丝组件可以和二极管的主动区直接连接而没有任何接点， 以节 省面积。在 CMOS 的制程里建构电性熔丝组件有很多变化，。
48、 上述的讨论是用于说明目的， 其 变化及其组合的一部分， 都是实施例而落入本发明的范围。 0047 图 7b、 7c、 7d、 7e 和 7f 显示由不同的隔离和熔丝组件的实施例的 P+/N 井二极管的 顶视图。没有隔离， P+ 和 N+ 主动区将经由长在顶部的硅化物短路在一起。隔离可以经由 浅沟槽隔离(STI)、 假CMOS栅极或硅化物阻挡层(SBL)从一至四边或任何边的组合来提供。 当作二极管的 P 端和 N 端的 P+ 和 N+ 主动区， 就是 CMOS 组件的源极或漏极。P+ 和 N+ 所在 的 N 井， 就是在标准 CMOS 制程里用来嵌入 PMOS 相同的 N 井。在许多个存储单元。
49、里二极管 的 N+ 主动区可被共享。但为简单起见， 图 7b-7f 对一 P+ 主动区只显示一 N+ 主动区。 0048 图 7b 显示另一实施例的位于电性熔丝存储单元中的 P+/N 井二极管 40 的一顶视 图。此电性熔丝存储单元具有主动区 43 和 44 而且有 STI 49 隔离于四边。熔丝组件 42 经 由金属 46 被耦合到主动区 43。主动区 43 和 44 分别被 P+ 植入层 47 和 N+ 植入层 (P+ 植 入层 47 的互补 ) 所覆盖， 来构成二极管 40 的 P 端和 N 端。二极管 40 的主动区 43 和 44 存 在一 N 井 45 里， 同样的 N 井可用于嵌入 PMOS 于标准的 CMOS 制程里。在此实施例， P+ 主动 区 43 和 N+ 主动区 44 被 STI 49 四面包围。由于 STI 49 比 P+ 和 N+ 主动区更深， 在 P+ 主 动区 43 和 N+ 主动区 44 之间的二极管电阻会很高。 0049 图 7c 显示另一实施例的位于电性熔丝存储单元中的 P+/N 井。