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半导体装置及其驱动方法
    【技术领域】
     所公开的发明涉及一种利用半导体元件的半导体装置及其驱动方法。背景技术 利用半导体元件的存储装置可以粗分为如果没有电力供给存储内容就消失的易 失性存储装置和即使没有电力供给也保持存储内容的非易失性存储装置。
     作为易失性存储装置的典型例子， 有 DRAM(Dynamic Random Access Memory ： 动态 随机存取存储器 )。DRAM 选择构成存储元件的晶体管并将电荷储存在电容器中而储存信 息。
     根据上述原理， 因为当从 DRAM 读出信息时电容器的电荷消失， 所以每次读出信息 时都需要再次进行写入工作。另外， 因为在构成存储元件的晶体管中因截止状态下的源极 和漏极之间的泄漏电流 ( 截止电流 ) 等而即使晶体管未被选择电荷也流出或流入， 所以数 据的保持期间较短。 为此， 需要按预定的周期再次进行写入工作 ( 刷新工作 )， 由此， 难以充 分降低耗电量。 另外， 因为如果没有电力供给存储内容就消失， 所以需要利用磁性材料或光 学材料的其他存储装置以实现较长期间的存储保持。
     作为易失性存储装置的另一例子， 有 SRAM(Static Random Access Memory ： 静态 随机存取存储器 )。SRAM 使用触发器等电路保持存储内容， 而不需要进行刷新工作， 在这一 点上 SRAM 优越于 DRAM。 但是， 因为 SRAM 使用触发器等电路， 所以存在存储容量的单价变高 的问题。另外， 在如果没有电力供给存储内容就消失这一点上， SRAM 和 DRAM 相同。
     作为非易失性存储装置的典型例子， 有快闪存储器。快闪存储器在晶体管的栅电 极和沟道形成区域之间具有浮动栅极， 在该浮动栅极保持电荷而进行存储， 因此， 快闪存储 器具有数据保持期间极长 ( 半永久 )、 不需要进行易失性存储装置所需要的刷新工作的优 点 ( 例如， 参照专利文献 1)。
     但是， 由于当进行写入时产生的隧道电流会引起构成存储元件的栅极绝缘层的退 化， 因此发生因预定次数的写入而使存储元件不能工作的问题。 为了缓和上述问题的影响， 例如， 使用使各存储元件的写入次数均等的方法， 但是， 为了使用该方法， 需要具有复杂的 外围电路。另外， 即使使用上述方法， 也不能从根本上解决使用寿命的问题。就是说， 快闪 存储器不合适于信息的改写频率高的用途。
     另外， 为了对浮动栅极注入电荷或者去除该电荷， 需要高电压和用于该目的的电 路。再者， 还有由于电荷的注入或去除需要较长时间而难以实现写入或擦除的高速化的问 题。
     [ 专利文献 1] 日本专利申请公开昭 57-105889 号公报
     发明内容 鉴于上述问题， 所公开的发明的一个方式的目的之一在于 ： 提供一种即使没有电 力供给也能够保持存储内容且对写入次数也没有限制的具有新的结构的半导体装置。
     在所公开的发明中， 通过使用可以使晶体管的截止电流充分小的材料如宽带隙半 导体的氧化物半导体材料构成半导体装置。 通过使用可以使晶体管的截止电流充分小的半 导体材料， 可以长期保持信息。
     所公开的发明的一个方式是一种半导体装置， 包括 ： 写入字线 ； 写入及读出字线 ； 位线 ； 源极线 ； 电位转换电路 ； 以及包含多个存储单元的存储单元阵列， 其中存储单元之一 包括 ： 包含第一栅电极、 第一源电极、 第一漏电极以及第一沟道形成区的 n 沟道型第一晶体 管； 包含第二栅电极、 第二源电极、 第二漏电极以及第二沟道形成区的第二晶体管 ； 以及电 容元件， 第一沟道形成区和第二沟道形成区包含不同的半导体材料， 第一栅电极、 第二漏电 极以及电容元件的一方电极彼此电连接而构成保持电荷的节点， 位线、 第一漏电极以及第 二源电极彼此电连接， 电位转换电路的端子之一、 源极线以及第一源电极彼此电连接， 写入 及读出字线与电容元件的另一方电极电连接， 写入字线与第二栅电极电连接， 并且电位转 换电路具有一种功能， 即在写入期间中将电源电位选择性地施加到源极线。
     另外， 所公开的发明的一个方式是一种半导体装置， 包括 ： 写入字线 ； 写入及读出 字线 ； 位线 ； 源极线 ； 电位转换电路 ； 以及包含多个存储单元的存储单元阵列， 其中存储单 元之一包括 ： 包含第一栅电极、 第一源电极、 第一漏电极以及第一沟道形成区的 n 沟道型第 一晶体管 ； 包含第二栅电极、 第二源电极、 第二漏电极以及第二沟道形成区的第二晶体管 ； 以及电容元件， 第一沟道形成区和第二沟道形成区包含不同的半导体材料， 第一栅电极、 第 二漏电极以及电容元件的一方电极彼此电连接而构成保持电荷的节点， 位线、 第一漏电极 以及第二源电极彼此电连接， 电位转换电路的端子之一、 源极线以及第一源电极彼此电连 接， 写入及读出字线与电容元件的另一方电极电连接， 写入字线与第二栅电极电连接， 源极 线与多列的存储单元电连接， 并且电位转换电路具有一种功能， 即在写入期间中将电源电 位选择性地施加到源极线。
     另外， 在上述半导体装置中的任何一个中， 第二晶体管的第二沟道形成区优选包 含氧化物半导体。
     另外， 所公开的发明的另一方式是一种半导体装置的驱动方法， 包括如下步骤 ： 使 第一晶体管的栅电极、 第二晶体管的漏电极以及电容元件的一方电极彼此电连接而构成的 节点保持电荷， 其中在将使第一晶体管成为导通状态的电位施加到节点时， 将电源电位供 应到第一晶体管的源电极。
     另外， 在上述半导体装置的驱动方法中， 第一晶体管的沟道形 成区和第二晶体管 的沟道形成区包含不同的半导体材料。
     另外， 在上述半导体装置的驱动方法中， 第二晶体管的沟道形成区优选包含氧化 物半导体。
     另外， 在上述半导体装置的驱动方法中， 通过利用电位转换电路控制连接到第一 晶体管的源电极的源极线的电位， 将电源电位供应到第一晶体管的源电极。
     另外， 在本说明书等中， “电极” 或 “布线” 的用语不限定构成要素的功能。例如， 有 时将 “电极” 用作 “布线” 的一部分， 反之亦然。再者， “电极” 或 “布线” 的用语还意味着多 个 “电极” 或 “布线” 形成为一体的情况等。
     另外， “源极” 和 “漏极” 的功能在使用极性不同的晶体管的情况或电路工作的电流 方向变化的情况等下， 有时互相调换。因此， 在本说明书中， “源极” 和 “漏极” 的用语可以互相调换。 另外， 在本说明书等中， “电连接” 包括隔着 “具有某种电作用的元件” 彼此连接的 情况。这里， “具有某种电作用的元件” 只要可以进行连接对象间的电信号的授受， 就对其没 有特别的限制。例如， “具有某种电作用的元件” 不仅包括电极和布线， 而且还包括晶体管等 的开关元件、 电阻元件、 电感器、 电容器、 其他具有各种功能的元件等。
     另外， 在本说明书等中， 为方便起见， 附加了 “第一” 、 “第二” 等序数词， 而其并不表 示工序顺序或叠层顺序。 此外， 其在本说明书等中不表示用来特定发明的事项的固有名称。 另外， 这些序数词是为了避免构成要素的混淆而附记的， 而不是用于在数目方面上进行限 制。
     使用氧化物半导体的晶体管的截止电流极小， 因此通过使用该晶体管可以在极长 期间中保持存储内容。就是说， 因为不需要进行刷新工作， 或者， 可以将刷新工作的频率降 低到极低， 所以可以充分降低耗电量。另外， 即使在没有电力供给的情况下 ( 优选的是， 电 位被固定 )， 也可以在较长期间内保持存储内容。
     另外， 在根据所公开的发明的半导体装置中， 在写入信息时不需要高电压， 而且也 没有元件退化的问题。 例如， 不像现有的非易失性存储器的情况那样， 不需要对浮动栅极注 入电子或从浮动栅极抽出电子， 所以根本不发生栅极绝缘层的退化等的问题。 就是说， 根据 所公开的发明的半导体装置对能够改写的次数没有限制， 这限制是现有的非易失性存储器 所具有的问题， 所以可以显著提高可靠性。 再者， 因为根据晶体管的导通状态或截止状态而 进行信息的写入， 所以容易实现高速工作。 另外， 还有不需要用于擦除信息的工作的优点。
     此外， 因为使用氧化物半导体以外的材料的晶体管可以进行足够的高速工作， 所 以通过将该晶体管与使用氧化物半导体的晶体管组合而使用， 可以充分地确保半导体装置 的工作 ( 如信息的读出工作 ) 的高速性。此外， 通过利用使用氧化物半导体以外的材料的 晶体管， 可以合适地实现被要求高速工作的各种电路 ( 如逻辑电路、 驱动电路等 )。
     附图说明
     图 1A-1、 A-2 和图 1B 是半导体装置的电路图 ； 图 2 是半导体装置的电路图 ； 图 3 是半导体装置的电路图 ； 图 4 是时序图 ； 图 5A 和 5B 是半导体装置的截面图及平面图 ； 图 6A 至 6G 是有关半导体装置的制造工序的截面图 ； 图 7A 至 7E 是有关半导体装置的制造工序的截面图 ； 图 8A 至 8D 是有关半导体装置的制造工序的截面图 ； 图 9A 至 9D 是有关半导体装置的制造工序的截面图 ； 图 10A 至 10C 是有关半导体装置的制造工序的截面图 ； 图 11A 至 11F 是用来说明使用半导体装置的电子设备的图 ； 图 12A 至 12E 是说明氧化物材料的结晶结构的图 ； 图 13A 至 13C 是说明氧化物材料的结晶结构的图 ； 图 14A 至 14C 是说明氧化物材料的结晶结构的图 ；图 15 是说明通过计算获得的迁移率的栅电压依赖性的图 ；
     图 16A 至 16C 是说明通过计算获得的漏电流和迁移率的栅电压依赖性的图 ；
     图 17A 至 17C 是说明通过计算获得的漏电流和迁移率的栅电压依赖性的图 ；
     图 18A 至 18C 是说明通过计算获得的漏电流和迁移率的栅电压依赖性的图 ；
     图 19A 和 19B 是说明用于计算的晶体管的截面结构的图 ；
     图 20A 至 20C 是示出使用氧化物半导体膜的晶体管的特性的图 ；
     图 21A 和 21B 是示出样品 1 的晶体管的 BT 测试后的 Vg-Id 特性的图 ；
     图 22A 和 22B 是示出样品 2 的晶体管的 BT 测试后的 Vg-Id 特性的图 ；
     图 23 是示出 Id 及场效应迁移率的 Vg 依赖性的图 ；
     图 24A 和 24B 是说明衬底温度和阈值电压的关系以及衬底温度和场效应迁移率的 关系的图 ；
     图 25 是示出样品 A 及样品 B 的 XRD 光谱的图 ；
     图 26 是示出晶体管的截止电流和测定时衬底温度的关系的图 ；
     图 27A 和 27B 分别是将 In-Sn-Zn-O 膜用于氧化物半导体膜的共面型的顶栅顶接 触结构的晶体管的俯视图及截面图 ；
     图 28A 和 28B 是示出在实施例 2 中制造的晶体管的结构的俯视图及截面图。 所公开的发明的选择图为图 2具体实施方式
     以下， 参照附图说明所公开的发明的实施方式的例子。但是， 所公开的发明不局 限于以下说明， 所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详 细内容在不脱离所公开的发明的宗旨及其范围的情况下可以被变换为各种各样的形式。 因 此， 所公开的发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
     注意， 为了便于理解， 附图等所示出的各结构的位置、 大小和范围等有时不表示实 际上的位置、 大小和范围等。 因此， 所公开的发明不一定局限于附图等所公开的位置、 大小、 范围等。
     实施方式 1
     在本实施方式中， 参照图 1A-1、 A-2 及 1B 和图 2 说明根据所公开的发明的一个方 式的半导体装置的基本电路结构及其工作。 另外， 在电路图中， 为了表示使用氧化物半导体 的晶体管， 有时附上 “OS” 的符号。
     < 基本电路 1>
     首先， 参照图 1A-1、 A-2 和图 1B 对最基本的电路结构及其工作进行说明。在图 1A-1 所示的半导体装置中， 第一布线 (1st Line) 与晶体管 160 的源电极 ( 或漏电极 ) 电 连接， 第二布线 (2nd Line) 与晶体管 160 的漏电极 ( 或源电极 ) 电连接。另外， 第三布线 (3rdLine) 与晶体管 162 的源电极 ( 或漏电极 ) 电连接， 第四布线 (4thLine) 与晶体管 162 的栅电极电连接。再者， 晶体管 160 的栅电极及晶体管 162 的漏电极 ( 或源电极 ) 与电容 元件 164 的一方电极电连接， 第五布线 (5th Line) 与电容元件 164 的另一方电极电连接。
     在此， 例如， 将使用氧化物半导体的晶体管用于晶体管 162。使用氧化物半导体的 晶体管具有截止电流极小的特征。因此， 通过使晶体管 162 成为截止状态， 可以极长时间地保持晶体管 160 的栅电极的电位。 再者， 通过具有电容元件 164， 容易保持施加到晶体管 160 的栅电极的电荷， 也容易读出所保持的信息。
     另外， 作为晶体管 160， 可以使用 n 沟道型晶体管， 对其半导 体材料没有特别的限 制。 从提高信息的读出速度的观点来看， 例如， 优选使用利用单晶硅的晶体管等的开关速度 快的晶体管。
     此外， 如图 1B 所示， 也可以采用不设置电容元件 164 的结构。
     在图 1A-1 所示的半导体装置中， 通过有效地利用可以保持晶体管 160 的栅电极的 电位的特征， 可以如以下所示那样进行信息的写入、 保持以及读出。
     首先， 对信息的写入及保持进行说明。首先， 将第四布线的电位设定为使晶体管 162 成为导通状态的电位， 以使晶体管 162 成为导通状态。由此， 对晶体管 160 的栅电极及 电容元件 164 施加第三布线的电位。 也就是说， 对晶体管 160 的栅电极施加预定的电荷 ( 写 入 )。这里， 赋予两个不同的电位的电荷 ( 以下， 将赋予低电位的电荷称为电荷 QL， 而将赋 予高电位的电荷称为电荷 QH) 中的任何一种被施加。另外， 也可以利用赋予三个以上的不 同的电位的电荷提高存储容量。然后， 通过将第四布线的电位设定为使晶体管 162 成为截 止状态的电位， 使晶体管 162 成为截止状态， 以保持对晶体管 160 的栅电极施加的电荷 ( 保 持 )。
     因为晶体管 162 的截止电流极小， 所以晶体管 160 的栅电极的电荷被长时间地保 持。
     接着， 对信息的读出进行说明。当在对第一布线施加预定的电位 ( 定电位 ) 的状 态下对第五布线施加适当的电位 ( 读出电位 ) 时， 根据保持在晶体管 160 的栅电极中的电 荷量， 第二布线取不同的电位。一般来说， 这是因为如下缘故 ： 在晶体管 160 为 n 沟道型晶 体管时， 当对晶体管 160 的栅电极施加 QH 时的外观上的阈值 Vth_H 低于当对晶体管 160 的栅 电极施加 QL 时的外观上的阈值 Vth_L。在此， “外观上的阈值” 是指为使晶体管 160 成为 “导 通状态” 而需要的第五布线的电位。从而， 通过将第五布线的电位设定为 Vth_H 和 Vth_L 的中 间电位 V0， 可以辨别对晶体管 160 的栅电极施加的电荷。例如， 在写入时对晶体管 160 的栅 电极施加 QH 的情况下， 当第五布线的电位成为 V0( ＞ Vth_H) 时， 晶体管 160 成为 “导通状态” 。 另一方面，在对晶体管 160 的栅电极施加 QL 的情况下， 即使第五布线的电位成为 V0( ＜ Vth_ 晶体管 160 也处于 “截止状态” 。因此， 通过辨别第二布线的电位， 可以读出所保持的信 L)， 息。
     另外， 当将存储单元配置为阵列状而使用时， 需要可以只读出所希望的存储单元 的信息。像这样， 为了读出预定的存储单元的信息， 且不读出除此以外的存储单元的信息， 在晶体管 160 并联连接的情况下， 对读出的对象之外的存储单元的第五布线施加无论栅电 极的状态如何都使晶体管 160 成为 “截止状态” 的电位， 即小于 Vth_H 的电位， 即可。另一方 面， 在晶体管 160 串联连接的情况下， 对第五布线施加无论栅电极的状态如何都使晶体管 160 成为 “导通状态” 的电位， 即大于 Vth_L 的电位， 即可。
     接着， 对信息的改写进行说明。 信息的改写与上述信息的写入及保持同样进行。 也 就是说， 将第四布线的电位设定为使晶体管 162 成为导通状态的电位， 而使晶体管 162 成为 导通状态。由此， 对晶体管 160 的栅电极及电容元件 164 施加第三布线的电位 ( 有关新的 信息的电位 )。然后， 通过将第四布线的电位设定为使晶体管 162 成为截止状态的电位， 使晶体管 162 成为截止状态， 而使晶体管 160 的栅电极成为施加有有关新的信息的电荷的状 态。
     像这样， 根据所公开的发明的半导体装置通过再次进行信息的写入， 可以直接改 写信息。 因此， 不需要快闪存储器等所需要的利用高电压从浮动栅极抽出电荷的工作， 可以 抑制起因于擦除工作的工作速度的降低。换言之， 实现了半导体装置的高速工作。
     另外， 通过将晶体管 162 的漏电极 ( 或源电极 ) 与晶体管 160 的栅电极电连接， 该 漏电极具有与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极相同的作用。以下， 有时将晶体管 162 的漏电极 ( 或源电极 ) 与晶体管 160 的栅电极电连接的部分称为节点 FG。当晶体管 162 处于截止状态时， 该节点 FG 可以被认为埋设在绝缘体中， 在节点 FG 中保 持电荷。因为使用氧化物半导体的晶体管 162 的截止电流为使用硅半导体等而形成的晶体 管的截止电流 的十万分之一以下， 所以可以不考虑由于晶体管 162 的漏泄导致的储存在 节点 FG 中的电荷的消失。 也就是说， 通过利用使用氧化物半导体的晶体管 162， 可以实现即 使没有电力供给也能够保持信息的非易失性存储装置。
     例如， 当室温 (25℃ ) 下的晶体管 162 的截止电流为 10zA(1zA(zeptoampere) 等于 -21 1×10 A) 以下， 并电容元件 164 的电容值为 10fF 左右时， 至少可以保持数据 104 秒以上。 另外， 当然该保持时间根据晶体管特性或电容值而变动。 另外， 在所公开的发明的半导体装置中， 不存在在现有的浮动栅型晶体管中被指 出的栅极绝缘层 ( 隧道绝缘膜 ) 的退化的问题。也就是说， 可以解决以往被视为问题的在 将电子注入到浮动栅极时栅极绝缘层退化的问题。 这意味着在原理上不存在写入次数的限 制。另外， 也不需要在现有的浮动栅极型晶体管中当写入或擦除数据时所需要的高电压。
     图 1A-1 所示的半导体装置可以被认为如图 1A-2 所示的半导体装置， 其中， 构成该 半导体装置的晶体管等的要素包括电阻器及电容器。就是说， 在图 1A-2 中， 晶体管 160 及 电容元件 164 分别包括电阻器及电容器而构成。R1 和 C1 分别是电容元件 164 的电阻值和 电容值， 电阻值 R1 相当于构成电容元件 164 的绝缘层的电阻值。此外， R2 及 C2 分别是晶 体管 160 的电阻值及电容值， 其中电阻值 R2 相当于晶体管 160 处于导通状态时的栅极绝缘 层的电阻值， 电容值 C2 相当于所谓的栅极电容 ( 形成在栅电极与源电极或漏电极之间的电 容以及形成在栅电极与沟道形成区之间的电容 ) 的电容值。
     在以晶体管 162 处于截止状态时的源电极和漏电极之间的电阻值 ( 也称为有效电 阻值 ) 为 ROS 的情况下， 在晶体管 162 的栅极泄漏电流充分小的条件下， 当 R1 及 R2 满足 R1 ≥ ROS(R1 为 ROS 以上 )、 R2 ≥ ROS(R2 为 ROS 以上 ) 时， 主要根据晶体管 162 的截止电 流来决定电荷的保持期间 ( 也可以称为信息的保持期间 )。
     另一方面， 在不满足上述条件的情况下， 即使晶体管 162 的截止电流足够小， 也难 以充分确保保持期间。这是因为晶体管 162 的截止电流以外的泄漏电流 ( 例如， 发生在源 电极与栅电极之间的泄漏电流等 ) 大的缘故。由此， 本实施方式所公开的半导体装置优选 满足 R1 ≥ ROS 及 R2 ≥ ROS 的关系。
     另一方面， C1 和 C2 优选满足 C1 ≥ C2(C1 为 C2 以上 ) 的关系。这是因为如下缘 故： 通过增大 C1， 当由第五布线控制节点 FG 的电位时， 可以高效地将第五布线的电位供应 到节点 FG， 从而可以将施加到第五布线的电位间 ( 例如， 读出电位和非读出电位 ) 的电位差 抑制为低。
     如上所述， 通过满足上述关系， 可以实现更优选的半导体装置。另外， R1 和 R2 由 晶体管 160 的栅极绝缘层和电容元件 164 的绝缘层来控制。C1 和 C2 也是同样的。因此， 优 选适当地设定栅极绝缘层的材料或厚度等， 而满足上述关系。
     在本实施方式所示的半导体装置中， 节点 FG 起到与快闪存储器等的浮动栅极型 晶体管的浮动栅极相等的作用， 但是， 本实施方式的节点 FG 具有与快闪存储器等的浮动栅 极根本不同的特征。
     因为在快闪存储器中施加到控制栅极的电位高， 所以为了防止其电位影响到相邻 的单元的浮动栅极， 需要保持各单元之间的一定程度的间隔。这是阻碍半导体装置的高集 成化的主要原因之一。并且， 该主要原因起因于通过施加高电场来发生隧道电流的快闪存 储器的根本原理。
     另一方面， 根据本实施方式的半导体装置根据使用氧化物半导体的晶体管的开关 而工作， 而不使用如上所述的利用隧道电流注入电荷的原理。 就是说， 不需要如快闪存储器 那样的用来注入电荷的高电场。由此， 因为不需要考虑到控制栅极给相邻的单元带来的高 电场的影响， 所以容易实现高集成化。
     此外， 不需要高电场及大型外围电路 ( 升压电路等 ) 的一点也优越于快闪存储器。 例如， 在写入两个阶段 (1 位 ) 的信息的情况 下， 在一个存储单元中， 可以使施加到根据本 实施方式的存储单元的电压 ( 同时施加到存储单元的各端子的最大电位与最小电位之间 的差异 ) 的最大值为 5V 以下， 优选为 3V 以下。 再者， 在使构成电容元件 164 的绝缘层的相对介电常数 εr1 与构成晶体管 160 的 绝缘层的相对介电常数 εr2 不同的情况下， 容易在构成电容元件 164 的绝缘层的面积 S1 和在晶体管 160 中构成栅极电容的绝缘层的面积 S2 满足 2· S2 ≥ S1(2· S2 为 S1 以上 )， 优 选满足 S2 ≥ S1(S2 为 S1 以上 ) 的同时， 实现 C1 ≥ C2(C1 为 C2 以上 )。换言之， 容易在使 构成电容元件 164 的绝缘层的面积缩小的同时实现 C1 ≥ C2。具体地说， 例如， 在构成电容 元件 164 的绝缘层中， 可以采用由氧化铪等的 high-k 材料构成的膜或由氧化铪等的 high-k 材料构成的膜与由氧化物半导体构成的膜的叠层结构， 并将 εr1 设定为 10 以上， 优选设定 为 15 以上， 并且在构成晶体管 160 的栅极电容的绝缘层中， 可以采用氧化硅， 并将 εr2 设 定为 3 至 4。
     通过采用这种结构的组合， 可以使根据所公开的发明的半导体装置进一步高集成 化。
     另外， 为了增大半导体装置的存储容量， 除了高集成化以外还可以采用多值化的 方法。 例如， 通过采用对存储单元之一写入三个阶段以上的信息的结构， 与写入两个阶段 (1 位 ) 的信息的情况相比， 可以增大存储容量。例如， 通过对晶体管 160 的栅电极除了供应如 上所述的赋予低电位的电荷 QL、 赋予高电位的电荷 QH 以外还供应赋予其他电位的电荷 Q， 可 2 2 以实现多值化。在此情况下， 即使采用规模较大的电路结构 ( 例如， 15F 至 50F 等， F 为最 小加工尺寸 ) 也可以确保足够的存储容量。
     < 基本电路 2>
     接着， 参照图 2 说明更具体的电路结构及其工作。图 2 示出配置在行方向上的两 个存储单元的结构。图 2 中的存储单元 170 的结构与图 1A-1 相同。就是说， 图 1A-1 中的 第一布线相当于图 2 中的源极线 SL， 图 1A-1 中的第四布线相当于图 2 中的写入字线 OSG，
     并且图 1A-1 中的第五布线相当于图 2 中的写入及读出字线 C。另一方面， 在图 2 中共同使 用图 1A-1 中的第二布线和第三布线而成为位线 BL。另外， 在图 2 中， 多列 ( 在图 2 中， 两 列 ) 存储单元共同使用源极线 SL。另外， 共同使用源极线 SL 的列数不局限于两列， 也可以 使三列以上的存储单元共同使用源极线 SL。另外， 既可使多行的存储单元共同使用源极线 SL， 又可使多列及多行的存储单元共同使用源极线 SL。
     在图 2 中， 源极线 SL 与源极线转换电路 194 连接。这里， 源极线转换电路 194 除 了与源极线 SL 连接以外还与写使能信号线 WEB 连接。写使能信号线 WEB 是如下布线 ： 通过 控制写入或读出的期间， 将用来转换信号路径的信号传送到源极线转换电路 194。
     数据的写入、 保持及读出与图 1A-1、 A-2 和图 1B 的情况相同。这里， 作为一个例 子， 说明将电源电位 VDD 和基准电位 GND 中的任何一个施加到节点 FG 的情况。另外， 将对 节点 FG 施加电源电位 VDD 时保持的数据称为数据 “1” ， 并且将对节点 FG 施加基准电位 GND 时保持的数据称为数据 “0” 。
     以下， 描述具体的写入工作。首先， 将连接于存储单元 170 的写入及读出字线 C 的 电位设定为 GND， 将写入字线 OSG 的电位设定为 VDD， 而选择存储单元 170。由此， 将位线 BL 的电位供应到所选择的存储单元 170 的节点 FG。 这里， 在将电源电位 VDD 施加到节点 FG 时 ( 即， 在保持数据 “1” 时 )， 将使晶体管 160 成为导通状态的电位施加到晶体管 160 的栅电极。在此情况下， 为了抑制由于在位线 BL 和源极线 SL 中产生电流而使写入到节点 FG 的电位减小， 需要将源极线 SL 的电位设定为 电源电位 VDD。
     由此， 利用写使能信号线 WEB 的信号转换源极线转换电路 194 的信号路径。就是 说， 通过将能够实现写入工作的信号输入到写使能信号线 WEB 且转换源极线转换电路 194 的信号路径， 将电源电位 VDD 供应到源极线 SL。
     上述工作的特征在于 ： 在写入时， 将源极线 SL 的电位设定为电源电位 VDD。由此， 即使在将使晶体管 160 成为导通状态的电位施加到节点 FG 的情况下， 也可以抑制在位线 BL 和源极线 SL 中产生电流。
     另外， 在将数据 “0” 写入到存储单元 170 时， 将 GND 施加到位线 BL。 另外， 在将数据 “1” 写入到存储单元 170 时， 将位线 BL 的电位设定为 VDD。另外， 在将数据 “1” 写入到存储 单元时， 为了不使下降晶体管 162 的阈值 ( 以下称为 Vth_os) 电压， 对位线 BL 施加 VDD+Vth_ 也可以将写入字线 OSG 的电位设定为高电位 (VH ： 具体地说， 高于位线 BL 的电位 os。或者， +Vth_os 的电位 )。
     通过将写入及读出字线 C 的电位及写入字线 OSG 的电位设定为比 GND 低 VDD 的电 位 ( 以下称为 VL)， 保持数据。
     在将写入及读出字线 C 的电位从 GND 降低到 VL 时， 节点 FG 的电位因与电容元件 164 的电容耦合而下降 GND-VL( ＝ VDD)。因此， 在将数据 “1” 的 VDD 施加到节点 FG 的情况 下， 节点 FG 的电位下降 VDD 而成为 GND， 而在将数据 “0” 的 GND 施加到节点 FG 的情况下， 节 点 FG 的电位下降 VDD 而成为 GND-VDD( ＝ VL)。
     因为对写入字线 OSG 施加 VL， 所以无论写入数据 “1” 还是写入数据 “0” 晶体管 162 都成为截止状态。因为晶体管 162 的截止电流极小， 所以晶体管 160 的栅电极的电荷被长 时间地保持。
     通过将写入及读出字线 C 的电位设定为 GND 并将写入字线 OSG 的电位设定为 VL， 读出数据。
     在将写入及读出字线 C 的电位从 VL 提高到 GND 时， 节点 FG 的电位因与电容元件 164 的电容耦合而上升 GND-VL( ＝ VDD)。因此， 在将数据 “1” 写入到节点 FG 的情况下， 节 点 FG 的电位上升 VDD 而成为 VDD， 而在将数据 “0” 写入到节点 FG 的情况下， 节点 FG 的电位 上升 VDD 而成为 VL+VDD( ＝ GND)。
     另外， 在读出时， 利用写使能信号线 WEB 的信号转换源极线转换电路 194 的信号路 径。通过进行所述工作， 将 GND 施加到源 极线 SL。
     通过进行上述读出工作， 在存储单元 170 写入有数据 “1” 时， 晶体管 160 成为导通 状态， 且位线 BL 的电位降低。另一方面， 在存储单元 170 写入有数据 “0” 时， 晶体管 160 成 为截止状态， 且位线 BL 的电位维持读出开始时的电位或上升。
     如上所述， 在图 2 所示的电路结构的半导体装置中， 通过使多列共同使用源极线 SL， 可以缩小存储单元阵列的面积， 而实现模头尺寸的缩小。 另外， 通过缩小模头尺寸， 可以 降低半导体装置的制造成本， 或者， 可以提高成品率。
     < 应用例子 >
     接着， 参照图 3 及图 4 说明将上述基本电路排列为矩阵状的半导体装置的一个例 子。
     图 3 示出具有 m×n 个存储单元 170 的半导体装置的电路图的一个例子。在图 3 中， 存储单元 170 的结构与图 1A-1 相同。就是说， 图 1A-1 中的第一布线相当于图 3 中的源 极线 SL， 图 1A-1 中的第四布线相当于图 3 中的写入字线 OSG， 并且图 1A-1 中的第五布线相 当于图 3 中的写入及读出字线 C。另一方面， 在图 3 中共同使用图 1A-1 中的第二布线和第 三布线而成为位线 BL。另外， 在图 3 中， 多列 ( 在图 3 中， n 列 ) 共同使用源极线 SL。另外， 共同使用源极线 SL 的列数不局限于图 3 的结构。例如， 也可以对于 n 列的存储单元具有两 个以上且小于 n 个的源极线 SL。
     根据本实施方式的半导体装置包括 ： m 个 (m 为 2 以上的整数 ) 写入字线 OSG ； m个 写入及读出字线 C ； n 个 (n 为 2 以上的整数 ) 位线 BL ； 源极线 SL ； 将存储单元 170 配置为 纵 m 个 ( 行 )× 横 n 个 ( 列 ) 的矩阵状的存储单元阵列 ； 第一驱动电路 190 ； 第二驱动电路 192 ； 以及源极线转换电路 194。
     第一驱动电路 190 与芯片使能信号线 CEB、 写使能信号线 WEB、 读使能信号线 REB、 地址选择信号线 A、 数据输入信号线 DIN、 数据输出信号线 DOUT 以及位线 BL 连接。
     将使半导体装置成为选择状态或活动状态的信号输入到芯片使能信号线 CEB。但 是， 不必须一定设置芯片使能信号线 CEB。另外， 将辨别写入工作的信号输入到写使能信号 线 WEB。另外， 将辨别读出工作的信号输入到读使能信号线 REB。在本实施方式中， 芯片使 能信号线 CEB、 写使能信号线 WEB 以及读使能信号线 REB 分别被输入 Low( 低 ) 电位而成为 活动状态， 但是， 所公开的发明的实施方式不局限于此， 也可以采用被输入 High( 高 ) 电位 而成为活动状态的电路结构。
     数据输入信号线 DIN 是被输入写入到存储单元 170 的数据的端子。另外， 数据输 出信号线 DOUT 是输出写入到存储单元 170 的数据的端子。数据输入信号线 DIN 及数据输 出信号线 DOUT 的个数根据第一驱动电路 190 的电路结构而分别成为一个或多个。另外， 也可以将数据输入信号线 DIN 及数据输出信号线 DOUT 形成为一体而形成数据输入输出信号 线， 该数据输入输出信号线具有输入写入到存储单元 170 的数据的功能及输出写入到存储 单元 170 的数据的功能。
     地址选择信号线 A 是被输入用来选择存储单元 170 的地址的信号的端子。地址选 择信号线 A 的个数根据存储单元的行数及列数、 第一驱动电路 190 的电路结构以及第二驱 动电路 192 的电路结构等而成为一个或多个。
     另外， 也可以在第一驱动电路 190 内设置用来暂时存储输入数据及输出数据的数 据锁存电路或页缓冲器等。
     第二驱动电路 192 与芯片使能信号线 CEB、 写使能信号线 WEB、 读使能信号线 REB、 地址选择信号线 A、 写入字线 OSG 以及写入及读出字线 C 连接。另外， 为了不使写入到存储 单元 170 的节点 FG 的电位下降晶体管 162 的阈值 ( 以下称为 Vth_os) 电压， 需要将写入字 线 OSG 的电位设定为高电位 (VH ： 具体地说， 高于位线 BL 的电位 +Vth_os 的电位 )。由此， 也 可以在第二驱动电路 192 内设置升压电路， 以产生 VH。
     源极线转换电路 194 与写使能信号线 WEB 及源极线 SL 连接。源极线转换电路 194 具有根据写使能信号线 WEB 的电位而转换源极线 SL 的电位的功能。
     图 4 示出根据图 3 的半导体装置的时序图的一个例子。时序图中的 CEB、 WEB 等的 名称表示被施加时序图所示的电位的布线， 并且当包括多个具有同样的功能的布线时， 通 过对布线的名称的末尾附上 1、 2 等来进行区别。
     图 4 所示的时序图示出如下情况下的各布线的电位关系 ： 将数据 “1” 写入到第 1 行 1 列的存储单元 ； 将数据 “0” 写入到第 1 行 n 列的存储单元 ； 将数据 “0” 写入到第 m 行 1 列的存储单元 ； 将数据 “1” 写入到第 m 行 n 列的存储单元 ； 然后， 读出被写入的所有数据。
     在写入期间中， 通过将芯片使能信号线 CEB 及写使能信号线 WEB 设定为 Low 电位， 并从地址选择信号线 A 指定将要进行写入的存储单元的地址， 而成为能够进行写入的状 态。然后， 通过从数据输入信号线 DIN 输入数据， 进行写入。第一驱动电路 190 将写入数据 输出到位线 BL。第二驱动电路 192 将 High 电位输出到所选择的行的写入字线 OSG 及所选 择的行的写入及读出字线 C。源极线转换电路 194 将 High 电位输出到源极线 SL。
     在写入期间中， 根据选择行的时序而将写入数据从第一驱动电路 190 输出到位线 BL。写入数据 “1” 时的位线 BL 成为 High 电位， 而写入数据 “0” 时的位线 BL 成为 Low 电位。 另外， 位线 BL 的信号输入期间长于所选择的行的写入字线 OSG 及所选择的行的写入及读出 字线 C 的信号输入期间。这是因为在位线 BL 的信号输入期间短时会发生对存储单元的数 据的不正常写入的缘故。
     在读出期间中， 通过将芯片使能信号线 CEB 及读使能信号线 REB 设定为 Low 电位， 并从地址选择信号线 A 指定将要进行读出的存储单元的地址， 而成为能够进行读出的状 态。 第一驱动电路 190 将从存储单元通过位线 BL 读出的数据输出到数据输出信号线 DOUT。 第二驱动电路 192 将 High 电位输出到所选择的行的写入 及读出字线 C。写入字线 OSG 无 论是选择还是非选择都成为 Low 电位。
     在读出期间中， 根据选择行的时序而将根据写入到存储单元中的数据的电位输出 到位线 BL。如果在存储单元中写入有数据 “1” 则位线 BL 成为 Low 电位， 如果在存储单元中 写入有数据 “0” 则位线 BL 成为 High 电位。另外， 在准备及数据保持期间中， 将芯片使能信号线 CEB 设定为高电位 ( 如电源电 位 )， 而使存储单元成为非选择状态或使无能状态。 在此情况下， 因为不进行写入及读出， 所 以写使能信号线 WEB、 读使能信号线 REB 等的电位既可为 High 电位又可为 Low 电位。
     如上所述， 在图 3 所示的电路结构的半导体装置中， 通过使多列共同使用源极线 SL， 可以缩小存储单元阵列的面积， 而实现模头尺寸的缩小。 另外， 通过缩小模头尺寸， 可以 降低半导体装置的制造成本， 或者， 可以提高成品率。
     本实施方式所示的结构、 方法等可以与其他实施方式所示的结构、 方法等适当地 组合而使用。
     实施方式 2
     在本实施方式中， 参照图 5A 至图 10C 说明根据所公开的发明的一个方式的半导体 装置的结构及其制造方法。
     < 半导体装置的截面结构及平面结构 >
     图 5A 和 5B 是半导体装置的结构的一例。图 5A 示出半导体装置的截面， 图 5B 示 出半导体装置的平面。图 5A 相当于沿着图 5B 的 A1-A2 及 B1-B2 的截面。图 5A 和图 5B 所 示的半导体装置在下部具有使用第一半导体材料的晶体管 160 并在上部具有使用第二半 导体材料的晶体管 162。 第一半导体材料和第二半导体材料优选是不同的材料。 例如， 可以 使用氧化物半导体以外的半导体材料作为第一半导体材料， 并且使用氧化物半导体作为第 二半导体材料。 作为氧化物半导体以外的半导体材料， 例如可以使用硅、 锗、 硅锗、 碳化硅 或砷化镓等， 优选使用单晶半导体。除此之外， 也可以使用有机半导体材料等。使用这种半 导体材料的晶体管容易进行高速工作。另一方面， 使用氧化物半导体的晶体管由于其特性 而能够长时间地保持电荷。图 5A 和图 5B 所示的半导体装置可以用作存储单元。 另外， 所公开的发明的技术本质在于 ： 为了保持信息而将如氧化物半导体的能够 充分地降低截止电流的半导体材料用于晶体管 162， 因此用于半导体装置的材料或半导体 装置的结构等的半导体装置的具体结构不需要局限于在此所示的结构。
     图 5A 和图 5B 中的晶体管 160 包括 ： 设置在半导体衬底 500 上的半导体层中的沟 道形成区 134 ； 夹着沟道形成区 134 地设置的杂质区 132( 也称为源区及漏区 ) ； 设置在沟道 形成区 134 上的栅极绝缘层 122a ； 以及在栅极绝缘层 122a 上且与沟道形成区 134 重叠地 设置的栅电极 128a。注意， 虽然有时在附图中不明显地具有源电极或漏电极， 但是为了方 便起见有时将这种结构也称为晶体管。另外， 此时， 为了对晶体管的连接关系进行说明， 有 时将源区或漏区也称为源电极或漏电极。 也就是说， 在本说明书中， 源电极的记载会包括源 区。另外， 漏电极的记载会包括漏区。
     另外， 设置在半导体衬底 500 上的半导体层中的杂质区 126 与导电层 128b 连接。 在此， 导电层 128b 也用作晶体管 160 的源电极或漏电极。另外， 在杂质区 132 和杂质区 126 之间设置有杂质区 130。 另外， 覆盖晶体管 160 设置有绝缘层 136、 绝缘层 138 及绝缘层 140。 另外， 为了实现高集成化， 如图 5A 和 5B 所示， 优选采用晶体管 160 不具有侧壁绝缘层的结 构。另一方面， 在重视晶体管 160 的特性的情况下， 也可以在栅电极 128a 的侧面设置侧壁 绝缘层， 并设置包括不同杂质浓度的区域的杂质区 132。
     图 5A 和图 5B 中的晶体管 162 包括 ： 设置在绝缘层 140 等上的氧化物半导体 层 144 ； 与氧化物半导体层 144 电连接的源电极 ( 或 漏电极 )142a 及漏电极 ( 或源电
     极 )142b ； 覆盖氧化物半导体层 144、 源电极 142a 以及漏电极 142b 的栅极绝缘层 146 ； 以及 在栅极绝缘层 146 上与氧化物半导体层 144 重叠地设置的栅电极 148a。
     在此， 氧化物半导体层 144 优选通过被充分地去除氢等的杂质， 或者被供给充 分的氧， 而被高纯度化。具体地说， 例如， 氧化物半导体层 144 的氢浓度为 5×1019atoms/ cm3 以下， 优选为 5×1018atoms/cm3 以下， 更优选为 5×1017atoms/cm3 以下。另外， 上述氧 化物半导体层 144 中的氢浓度是通过二次离子质谱分析技术 (SIMS ： Secondary Ion Mass Spectrometry) 来测量的。如此， 在氢浓度被充分降低而被高纯度化， 并通过被供给充分 的氧来降低起因于氧缺乏的能隙中的缺陷能级的氧化物半导体层 144 中， 载流子浓度为低 12 3 11 3 10 3 于 1×10 /cm ， 优选为低于 1×10 /cm ， 更优选为低于 1.45×10 /cm 。另外， 例如， 室温 (25℃ ) 下的截止电流 ( 在此， 每单位沟道宽度 (1μm) 的值 ) 为 100zA(1zA( 仄普托安培 ) -21 等于 1×10 A) 以下， 优选为 10zA 以下。如此， 通过使用被 i 型化 ( 本征化 ) 或实质上被 i 型化的氧化物半导体， 可以得到截止电流特性极为优良的晶体管 162。
     另外， 虽然在图 5A 和图 5B 的晶体管 162 中， 为了抑制起因于微型化而产生在元件 之间的泄漏， 使用被加工为岛状的氧化物半导体层 144， 但是也可以采用不被加工为岛状的 结构。在不将氧化物半导体层加工为岛状的情况下， 可以防止由于加工时的蚀刻导致的氧 化物半导体层 144 的污染。 图 5A 和图 5B 所示的电容元件 164 包括 ： 漏电极 142b ； 栅极绝缘层 146 ； 以及导电 层 148b。换言之， 漏电极 142b 用作电容元件 164 的一方的电极， 导电层 148b 用作电容元 件 164 的另一方的电极。通过采用这种结构， 可以确保足够的电容。另外， 当层叠氧化物半 导体层 144 和栅极绝缘层 146 时， 可以充分确保漏电极 142b 和导电层 148b 之间的绝缘性。 再者， 当不需要电容时， 也可以采用不设置电容元件 164 的结构。
     在本实施方式中， 以与晶体管 160 至少部分重叠的方式设置有晶体管 162 及电容 元件 164。通过采用这种平面布局， 可以实现高集成化。例如， 可以以最小加工尺寸为 F， 将 存储单元所占的面积设定为 15F2 至 25F2。
     在晶体管 162 和电容元件 164 上设置有绝缘层 150。并且， 在形成于栅极绝缘层 146 及绝缘层 150 中的开口中设置有布线 154。布线 154 是连接存储单元之一与其他存储 单元的布线， 该布线相当于图 2 的电路图中的位线 BL。布线 154 通过源电极 142a 及导电层 128b 连接到杂质区 126。由此， 与将晶体管 160 中的源区或漏区和晶体管 162 中的源电极 142a 分别连接到不同布线的情况相比可以减少布线数目， 从而可以提高半导体装置的集成 度。
     另外， 通过设置导电层 128b， 可以重叠设置如下两种位置 ： 一是杂质区 126 与源电 极 142a 连接的位置 ； 二是源电极 142a 与布线 154 连接的位置。通过采用这种平面布局， 可 以抑制起因于接触区域的元件面积的增大。换言之， 可以提高半导体装置的集成度。
    
     接着， 参照图 6A 至 6G 对用于制造上述半导体装置的 SOI 衬底的制造方法的一个 例子进行说明。
     首先， 准备作为支撑衬底的半导体衬底 500( 参照图 6A)。作为半导体衬底 500， 可 以使用如单晶硅衬底、 单晶锗衬底等半导体衬底。另外， 作为半导体衬底， 可以使用太阳能 电池级硅 (SOG-Si:Solar Grade Silicon) 衬底等。此外， 还可以使用多晶半导体衬底。与
     使用单晶硅衬底等的情况相比， 使用太阳能电池级硅或多晶半导体衬底等时可以抑制制造 成本。
     除了半导体衬底 500 以外， 还可以举出如下 ： 铝硅酸盐玻璃、 铝硼硅酸盐玻璃、 钡 硼硅酸盐玻璃之类的用于电子工业的各种玻璃衬底 ； 石英衬底 ； 陶瓷衬底 ； 蓝宝石衬底。另 外， 也可以使用以氮化硅和氧化铝为主要成分的热膨胀系数接近于硅的陶瓷衬底。
     优选预先对半导体衬底 500 的表面进行清洗。具体而言， 优选 使用盐酸和过氧 化氢水的混合液 (HPM)、 硫酸和过氧化氢水的混合液 (SPM)、 氨水和过氧化氢水的混合液 (APM)、 稀氢氟酸 (DHF) 等对半导体衬底 500 进行清洗。
     接着， 准备键合衬底。这里， 作为键合衬底使用单晶半导体衬底 510( 参照图 6B)。 另外， 虽然在这里使用单晶体的衬底作为键合衬底， 但是键合衬底的结晶性不局限于单晶。
     作为单晶半导体衬底 510， 例如可以使用如单晶硅衬底、 单晶锗衬底、 单晶硅锗衬 底等的由第 14 族元素构成的单晶半导体衬底。此外， 也可以使用诸如砷化镓、 磷化铟等的 化合物半导体衬底。作为市场上出售的硅衬底， 典型的是直径为 5 英寸 (125mm)、 直径为 6 英寸 (150mm)、 直径为 8 英寸 (200mm)、 直径为 12 英寸 (300mm)、 直径为 16 英寸 (400mm) 的 圆形的硅衬底。另外， 单晶半导体衬底 510 的形状不局限于圆形， 例如， 还可以使用被加工 为矩形的衬底。另外， 单晶半导体衬底 510 可以利用 CZ( 提拉 ) 法及 FZ( 浮区 ) 法制造。
     在单晶半导体衬底 510 的表面形成氧化膜 512( 参照图 6C)。另外， 从去除污染物 的观点来看， 优选在形成氧化膜 512 之前预先使用盐酸和过氧化氢水的混合液 (HPM)、 硫酸 和过氧化氢水的混合液 (SPM)、 氨水和过氧化氢水的混合液 (APM)、 稀氢氟酸 (DHF)、 FPM( 氢 氟酸和过氧化氢以及纯水的混合液 ) 等对单晶半导体衬底 510 的表面进行清洗。也可以通 过交替喷出稀氢氟酸和臭氧水来进行清洗。
     例如， 氧化膜 512 可以由氧化硅膜、 氧氮化硅膜等的单层或叠层形成。作为上述氧 化膜 512 的制造方法， 有热氧化法、 CVD 法或溅射法等。此外， 当使用 CVD 法形成氧化膜 512 时， 优选使用四乙氧基硅烷 ( 简称 TEOS ： 化学式 Si(OC2H5)4) 等的有机硅烷形成氧化硅膜， 以 实现良好的贴合。
     在本实施方式中， 通过对单晶半导体衬底 510 进行热氧化处理来形成氧化膜 512( 这里为 SiOx 膜 )。优选在氧化气氛中添加卤素 进行热氧化处理。
     例如， 可以通过在添加有氯 (Cl) 的氧化气氛中对单晶半导体衬底 510 进行热氧化 处理， 形成被氯氧化的氧化膜 512。在这种情况下， 氧化膜 512 成为含有氯原子的膜。通过 利用该氯氧化俘获外来杂质的重金属 ( 例如， Fe、 Cr、 Ni、 Mo 等 ) 形成金属氯化物， 而将该金 属氯化物去除到外部， 可以降低单晶半导体衬底 510 的污染。
     另外， 氧化膜 512 所包含的卤素原子不局限于氯原子。也可以使氧化膜 512 包含 氟原子。 作为使单晶半导体衬底 510 表面氟氧化的方法， 例如可以举出以下方法 ： 在将单晶 半导体衬底 510 浸渍在 HF 溶液中之后在氧化气氛中进行热氧化处理 ； 或者将 NF3 添加到氧 化气氛中进行热氧化处理 ； 等等。
     接着， 通过对单晶半导体衬底 510 照射由电场加速的离子并进行添加， 在单晶半 导体衬底 510 的预定的深度中形成结晶结构受到损伤的脆化区 514( 参照图 6D)。
     可以通过离子的动能、 离子的质量和电荷、 离子的入射角等来调节形成脆化区 514 的区域的深度。此外， 脆化区 514 被形成在与离子的平均侵入深度基本相同的深度的区域中。由此， 可以通过离子的添加深度来调节从单晶半导体衬底 510 分离的单晶半导体层的 厚度。例如， 以单晶半导体层的厚度成为 10nm 以上 500nm 以下， 优选为 50nm 以上 200nm 以 下左右的方式调节平均侵入深度， 即可。
     可以使用离子掺杂装置或离子注入装置进行该离子照射处理。 作为离子掺杂装置 的典型例子， 有将使工艺气体等离子体激发而产生的所有离子种照射到被处理体的非质量 分离型装置。 在该装置中， 不对等离子体中的离子种进行质量分离而将它照射到被处理体。 另一方面， 离子注入装置是质量分离型装置。 在离子注入装置中， 对等离子体中的离子种进 行质量分离， 并将某个特定的质量的离子种照射到被处理体。
     在本实施方式中， 对使用离子掺杂装置将氢添加到单晶半导体 衬底 510 的例子 进行说明。作为源气体， 使用包含氢的气体。至于照射的离子， 优选提高 H3+ 的比率。具体 而言， 相对于 H+、 H2+、 H3+ 的总量， H3+ 的比率为 50％以上 ( 更优选为 80％以上 )。通过提高 H3+ 的比率， 可以提高离子照射的效率。
     另外， 添加的离子不局限于氢。也可以添加氦等的离子。此外， 添加的离子不局限 于一种， 也可以添加多种离子。例如， 当使用离子掺杂装置同时照射氢和氦时， 与在不同的 工序中进行照射的情况相比可以减少工序数， 并且可以抑制后面形成的单晶半导体层的表 面粗糙。
     另外， 当使用离子掺杂装置形成脆化区 514 时， 虽然有与此同时添加重金属的忧 虑， 但是通过隔着含有卤素原子的氧化膜 512 进行离子照射， 可以防止这些重金属对单晶 半导体衬底 510 的污染。
     接着， 使半导体衬底 500 和单晶半导体衬底 510 对置， 并使它们通过氧化膜 512 贴 合。由此， 贴合半导体衬底 500 和单晶半导体衬底 510( 参照图 6E)。另外， 也可以在与单晶 半导体衬底 510 贴合的半导体衬底 500 的表面形成氧化膜或氮化膜。
     在进行贴合时， 优选对半导体衬底 500 或单晶半导体衬底 510 的一处施加 0.001N/ 2 2 cm 以上 100N/cm 以下， 例如 1N/cm2 以上 20N/cm2 以下的压力。 通过施加压力使贴合面接近 而贴合， 在被贴合的部分中半导体衬底 500 与氧化膜 512 接合， 并以该部分为起点开始自发 性的接合而扩展至几乎整个面。该接合利用范德华力和氢键作用， 并可以在常温下进行。
     另外， 在贴合单晶半导体衬底 510 与半导体衬底 500 之前， 优选对进行贴合的表面 进行表面处理。通过进行表面处理， 可以提高单晶半导体衬底 510 和半导体衬底 500 的界 面的接合强度。
     作为表面处理， 可以使用湿处理、 干处理或湿处理与干处理的组合。此外， 还可以 使用不同的湿处理的组合或不同的干处理的组合。
     另外， 在贴合之后， 也可以进行热处理以增高接合强度。将该 热处理的温度设定 为不使脆化区 514 发生分离的温度 ( 例如， 室温以上且低于 400℃ )。另外， 也可以边在该 温度范围内加热边接合半导体衬底 500 和氧化膜 512。作为上述热处理， 可以使用扩散炉、 电阻加热炉等加热炉、 RTA( 快速热退火 ： Rapid Thermal Anneal) 装置、 微波加热装置等。 另外， 上述温度条件只是一个例子而已， 所公开的发明的一个方式不应被解释为限定于此。
     接着， 通过进行热处理使单晶半导体衬底 510 在脆化区 514 中进行分离， 而在半导 体衬底 500 上隔着氧化膜 512 形成单晶半导体层 516( 参照图 6F)。
     另外， 优选使进行上述分离时的热处理的温度尽可能地低。这是因为进行分离时的温度越低单晶半导体层 516 的表面粗糙度越低的缘故。具体而言， 例如， 可以将进行上述 分离时的热处理的温度设定为 300℃以上 600℃以下， 当将该温度设定为 400℃以上 500℃ 以下时更有效。
     另外， 也可以在使单晶半导体衬底 510 分离之后， 以 500℃以上的温度对单晶半导 体层 516 进行热处理以降低残留在单晶半导体层 516 中的氢的浓度。
     接着， 通过对单晶半导体层 516 的表面照射激光， 形成表面平坦性提高了且缺陷 减少了的单晶半导体层 518( 参照图 6G)。另外， 还可以进行热处理来替代激光照射处理。
     另外， 在本实施方式中， 虽然在进行了用来分离单晶半导体层 516 的热处理之后 立即进行了激光照射处理， 但是所公开的发明的一个方式不应被解释为限定于此。既可以 在用来分离单晶半导体层 516 的热处理之后先进行蚀刻处理来去除单晶半导体层 516 表面 缺陷多的区域， 再进行激光照射处理， 又可以在提高单晶半导体层 516 表面的平坦性之后 进行激光照射处理。另外， 上述蚀刻处理可以使用湿蚀刻或干蚀刻。另外， 在本实施方式 中， 还可以在进行上述那样的激光照射之后进行减薄单晶半导体层 516 的厚度的薄膜化工 序。至于单晶半导体层 516 的薄膜化， 既可使用干蚀刻和湿蚀 刻中的任一种， 又可使用其 双方。
     通过上述工序， 可以形成具有特性良好的单晶半导体层 518 的 SOI 衬底 ( 参照图 6G)。
     < 半导体装置的制造方法 >
     接着， 参照图 7A 至图 10C 而说明使用上述 SOI 衬底的半导体装置的制造方法。
     < 下部晶体管的制造方法 >
     首先， 参照图 7A 至图 8D 说明下部晶体管 160 的制造方法。图 7A 至图 8D 是示出 根据图 6A 至 6G 所示的方法形成的 SOI 衬底的一部分， 且相当于图 5A 所示的下部晶体管的 截面工序图。
     首先， 将单晶半导体层 518 加工为岛状以形成半导体层 120( 参照图 7A)。 另外， 在 该工序的前后， 为了控制晶体管的阈值电压， 也可以将赋予 n 型导电性的杂质元素或赋予 p 型导电性的杂质元素添加到半导体层。在半导体材料为硅时， 作为赋予 n 型导电性的杂质 元素， 例如可以使用磷、 砷等。另外， 作为赋予 p 型导电性的杂质元素， 例如可以使用硼、 铝、 镓等。
     接着， 覆盖半导体层 120 形成绝缘层 122( 参照图 7B)。绝缘层 122 是后面成为栅 极绝缘层的层。绝缘层 122 例如可以通过对半导体层 120 表面进行热处理 ( 热氧化处理或 热氮化处理等 ) 而形成。也可以使用高密度等离子体处理代替热处理。高密度等离子体处 理例如可以使用 He、 Ar、 Kr、 Xe 等稀有气体、 氧、 氧化氮、 氨、 氮、 氢等的混合气体来进行。当 然， 也可以使用 CVD 法或溅射法等形成绝缘层。该绝缘层 122 优选采用包含氧化硅、 氧氮化 硅、 氮化硅、 氧化铪、 氧化铝、 氧化钽、 氧化钇、 硅酸铪 (HfSixOy(x ＞ 0、 y ＞ 0))、 添加有氮的 硅酸铪 (HfSixOyNz(x ＞ 0、 y ＞ 0、 z ＞ 0))、 添加有氮的铝酸铪 (HfAlxOyNz(x ＞ 0、 y ＞ 0、 z ＞ 0)) 等的单层结构或叠层结构。另外， 至于绝缘层 122 的厚度， 例如可以设定为 1nm 以 上 100nm 以下， 优选为 10nm 以上 50nm 以下。在本实施方式中， 使用等离子体 CVD 法形成包 含氧化硅的绝缘层的单层。
     接着， 在绝缘层 122 上形成掩模 124， 将赋予 n 型导电性的杂质元素添加到半导体层 120， 来形成杂质区 126( 参照图 7C)。这里， 在添加杂质元素之后， 去除掩模 124。
     接着， 通过在绝缘层 122 上形成掩模， 去除绝缘层 122 的与杂质区 126 重叠的区域 的一部分， 来形成栅极绝缘层 122a( 参照图 7D)。作为绝缘层 122 的去除方法， 可以使用湿 蚀刻或干蚀刻等的蚀刻处理。
     接着， 在栅极绝缘层 122a 上形成用来形成栅电极 ( 包括使用与该栅电极相同的层 形成的布线 ) 的导电层， 加工该导电层来形成栅电极 128a 及导电层 128b( 参照图 7E)。
     作为用于栅电极 128a 及导电层 128b 的导电层， 可以使用铝、 铜、 钛、 钽、 钨等的金 属材料形成。另外， 也可以通过使用如多晶硅等的半导体材料形成导电层。其形成方法也 没有特别的限制， 可以使用蒸镀法、 CVD 法、 溅射法或旋涂法等各种成膜方法。此外， 可以通 过使用抗蚀剂掩模的蚀刻进行导电层的加工。
     接着， 以栅电极 128a 及导电层 128b 为掩模， 将赋予一种导电型的杂质元素添加 到半导体层， 来形成沟道形成区 134、 杂质区 132 及杂质区 130( 参照图 8A)。这里， 添加磷 (P) 或砷 (As) 等杂质元素， 以形成 n 型晶体管。 这里， 可以适当地设定所添加的杂质元素的 浓度。另外， 在添加杂质元素之后， 进行用于活化的热处理。在此， 杂质区的浓度按杂质区 126、 杂质区 132、 杂质区 130 的顺序依次高。
     接着， 以覆盖栅极绝缘层 122a、 栅电极 128a、 导电层 128b 的方式形成绝缘层 136、 绝缘层 138 及绝缘层 140( 参照图 8B)。
     绝缘层 136、 绝缘层 138、 绝缘层 140 可以使用包含氧化硅、 氧氮化硅、 氮氧化硅、 氮 化硅、 氧化铝等的无机绝缘材料的材料形成。尤其是优选将低介电常数 (low-k) 材料用于 绝缘层 136、 绝缘层 138、 绝缘层 140， 因为这样可以充分地降低起因于各种电极或布线的重 叠的电容。另外， 也可以将使用上述材料的多孔绝缘层 用于绝缘层 136、 绝缘层 138、 绝缘 层 140。因为多孔绝缘层的介电常数比密度高的绝缘层低， 所以可以进一步降低起因于电 极或布线的电容。此外， 也可以使用聚酰亚胺、 丙烯酸树脂等的有机绝缘材料形成绝缘层 136、 绝缘层 138、 绝缘层 140。在本实施方式中， 对作为绝缘层 136 使用氧氮化硅， 作为绝缘 层 138 使用氮氧化硅， 作为绝缘层 140 使用氧化硅的情况进行说明。另外， 虽然在此采用绝 缘层 136、 绝缘层 138 及绝缘层 140 的叠层结构， 但是所公开的发明的一个方式不局限于此。 作为上述绝缘层既可以采用单层或两层结构， 又可以采用四层以上的叠层结构。
     接着， 通过对绝缘层 138 及绝缘层 140 进行 CMP( 化学机械抛光 ) 处理或蚀刻处理， 使绝缘层 138 及绝缘层 140 平坦化 ( 参照图 8C)。在此， 进行 CMP 处理直到露出绝缘层 138 的一部分为止。当作为绝缘层 138 使用氮氧化硅， 作为绝缘层 140 使用氧化硅时， 将绝缘层 138 用作蚀刻停止层。
     接着， 通过对绝缘层 138 及绝缘层 140 进行 CMP 处理或蚀刻处理， 使栅电极 128a 及导电层 128b 的上面露出 ( 参照图 8D)。在此， 进行蚀刻处理直到露出栅电极 128a 及导电 层 128b 的一部分为止。作为该蚀刻处理优选使用干蚀刻， 但是也可以使用湿蚀刻。在使栅 电极 128a 及导电层 128b 的一部分露出的工序中， 为了提高后面形成的晶体管 162 的特性， 优选使绝缘层 136、 绝缘层 138、 绝缘层 140 的表面尽可能地为平坦。
     通过上述工序， 可以形成下部的晶体管 160( 参照图 8D)。
     另外， 也可以在上述各工序之前或之后还包括形成电极、 布线、 半导体层或绝缘层 等的工序。 例如， 作为布线的结构， 也可以采用由绝缘层及导电层的叠层结构构成的多层布线结构来实现高集成化的半导体装置。
     < 上部晶体管的制造方法 >
     接着， 参照图 9A 至 10C 说明上部晶体管 162 的制造方法。
     首先， 在栅电极 128a、 导电层 128b、 绝缘层 136、 绝缘层 138、 绝缘层 140 等上形 成氧化物半导体层， 并加工该氧化物半导体层来形成氧化物半导体层 144( 参照图 9A)。另 外， 在形成氧化物半导体层之前， 可以在绝缘层 136、 绝缘层 138、 绝缘层 140 上设置用作基 底的绝缘层。该绝缘层可以利用如溅射法等的 PVD 法或如等离子体 CVD 法等的 CVD 法等来 形成。
     所使用的氧化物半导体优选至少包含铟 (In) 或锌 (Zn)。特别优选包含 In 及 Zn。 另外， 优选的是， 作为用来减少使用所述氧化物半导体的晶体管的电特性不均匀的稳定剂， 除了包含上述以外， 还包含镓 (Ga)。另外， 作为稳定剂， 优选包含锡 (Sn)。另外， 作为稳定 剂， 优选包含铪 (Hf)。另外， 作为稳定剂， 优选包含铝 (Al)。
     另外， 作为其他稳定剂， 也可以包含镧系元素的镧 (La)、 铈 (Ce)、 镨 (Pr)、 钕 (Nd)、 钐 (Sm)、 铕 (Eu)、 钆 (Gd)、 铽 (Tb)、 镝 (Dy)、 钬 (Ho)、 铒 (Er)、 铥 (Tm)、 镱 (Yb) 以及镥 (Lu) 中的任何一种或多种。
     例如， 作为氧化物半导体可以使用氧化铟 ； 氧化锡 ； 氧化锌 ； 二元金属氧化物如 In-Zn 氧化物、 Sn-Zn 氧化物、 Al-Zn 氧化物、 Zn-Mg 氧化物、 Sn-Mg 氧化物、 In-Mg 氧化物、 In-Ga 氧化物 ； 三元金属氧化物如 In-Ga-Zn 氧化物 ( 也称为 IGZO)、 In-Al-Zn 氧化物、 In-Sn-Zn 氧化物、 Sn-Ga-Zn 氧化物、 Al-Ga-Zn 氧化物、 Sn-Al-Zn 氧化物、 In-Hf-Zn 氧化物、 In-La-Zn 氧化物、 In-Ce-Zn 氧化物、 In-Pr-Zn 氧化物、 In-Nd-Zn 氧化物、 In-Sm-Zn 氧化物、 In-Eu-Zn 氧化物、 In-Gd-Zn 氧化物、 In-Tb-Zn 氧化物、 In-Dy-Zn 氧化物、 In-Ho-Zn 氧化物、 In-Er-Zn 氧化物、 In-Tm-Zn 氧化物、 In-Yb-Zn 氧化物、 In-Lu-Zn 氧化物 ； 以及四元金属氧 化物如 In-Sn-Ga-Zn 氧化物、 In-Hf-Ga-Zn 氧化物、 In-Al-Ga-Zn 氧化物、 In-Sn-Al-Zn 氧化 物、 In-Sn-Hf-Zn 氧化物、 In-Hf-Al-Zn 氧化物。
     在此， 例如， “In-Ga-Zn 氧化物” 是指以 In、 Ga 以及 Zn 为主要成分的氧化物， 对 In、 Ga 以及 Zn 的比率没有限制。此外， 也可以 包含 In、 Ga 及 Zn 以外的金属元素。
     另 外， 作 为 用 于 氧 化 物 半 导 体 层 的 材 料， 可以使用 ： 四元金属氧化物如 In-Sn-Ga-Zn-O 材料三元金属氧化物如 In-Ga-Zn-O 材料、 In-Sn-Zn-O 材料、 In-Al-Zn-O 材 料、 Sn-Ga-Zn-O 材料、 Al-Ga-Zn-O 材料、 Sn-Al-Zn-O 材料 ； 二元金属氧化物如 In-Zn-O 材 料、 Sn-Zn-O 材料、 Al-Zn-O 材料、 Zn-Mg-O 材料、 Sn-Mg-O 材料、 In-Mg-O 材料、 In-Ga-O 材 料； 以及单元金属氧化物如 In-O 材料、 Sn-O 材料、 Zn-O 材料等。此外， 也可以使上述材料包 含 SiO2。这里， 例如， In-Ga-Zn-O 材料是指含有铟 (In)、 镓 (Ga) 以及锌 (Zn) 的氧化物膜， 对其组成比没有特别的限制。此外， 也可以包含 In、 Ga 及 Zn 以外的元素。
     例如， 可以使用其原子数比为 In ∶ Ga ∶ Zn ＝ 1 ∶ 1 ∶ 1( ＝ 1/3 ∶ 1/3 ∶ 1/3) 或 In ∶ Ga ∶ Zn ＝ 2 ∶ 2 ∶ 1( ＝ 2/5 ∶ 2/5 ∶ 1/5) 的 In-Ga-Zn 氧化物或其组成附近的 氧化物。或者， 优选使用其原子数比为 In ∶ Sn ∶ Zn ＝ 1 ∶ 1 ∶ 1( ＝ 1/3 ∶ 1/3 ∶ 1/3)、 In ∶ Sn ∶ Zn ＝ 2 ∶ 1 ∶ 3( ＝ 1/3 ∶ 1/6 ∶ 1/2) 或 In ∶ Sn ∶ Zn ＝ 2 ∶ 1 ∶ 5( ＝ 1/4 ∶ 1/8 ∶ 5/8)) 的 In-Sn-Zn 氧化物或其组成附近的氧化物。
     但是， 所公开的发明不局限于此， 可以根据所需要的半导体特性 ( 迁移率、 阈值、不均匀性等 ) 而使用适当的组成的氧化物。另外， 优选采用适当的载流子浓度、 杂质浓度、 缺陷密度、 金属元素及氧的原子数比、 原子间结合距离以及密度等， 以得到所需要的半导体 特性。
     例如， In-Sn-Zn 氧化物比较容易得到高迁移率。 但是， 即使使用 In-Ga-Zn 氧化物， 也可以通过降低块体内缺陷密度而提高迁移率。
     在此， 例如 In、 Ga、 Zn 的原子数比为 In ∶ Ga ∶ Zn ＝ a ∶ b ∶ c(a+b+c ＝ 1) 的氧 化物的组成在原子数比为 In ∶ Ga ∶ Zn ＝ A ∶ B ∶ C(A+B+C ＝ 1) 的氧化物的组成的近旁 是指 a、 b、 c 满足 (a-A)2+(b-B)2+(c-C) 2 ≤ r2 的状态， r 例如可以为 0.05。其他氧化物也 是同样的。
     氧化物半导体既可为单晶， 又可为非单晶。在氧化物半导体为 非单晶的情况下， 既可为非晶， 又可为多晶。另外， 既可为在非晶中包含具有结晶性的部分的结构， 又可为不 是非晶的结构。
     因为处于非晶状态的氧化物半导体比较容易得到平坦的表面， 所以可以使用该氧 化物半导体降低在制造晶体管时的界面散乱， 而可以比较容易得到比较高的迁移率。
     另外， 具有结晶性的氧化物半导体可以进一步降低块体内缺陷， 通过提高表面的 平坦性， 可以得到处于非晶状态的氧化物半导体的迁移率以上的迁移率。为了提高表面 的平坦性， 优选在平坦的表面上形成氧化物半导体， 具体地说， 优选的是， 在平均面粗糙度 (Ra) 为 1nm 以下， 优选为 0.3nm 以下， 更优选为 0.1nm 以下的表面上形成氧化物半导体。 注意， Ra 是将 JIS B0601 中定义的中心线平均粗糙度扩大为三维以使其能够应用 于测定面， 可以将它表示为 “将从基准面到指定面的偏差的绝对值平均而得的值” ， 以如下 数式 (1) 定义。
     [ 算式 1]
     注意， 在数式 (1) 中， S0 表示测定面 ( 用坐标 (x1， y1)(x1， y2)(x2， y1)(x2， y2) 表示 的 4 点所围绕的长方形的区域 ) 的面积， Z0 表示测定面的平均高度。可以利用原子力显微 镜 (AFM ： Atomic Force Microscope) 评价 Ra。
     另外， 可以将使用由化学式 InMO3(ZnO)m(m ＞ 0) 表示的材料的薄膜用作氧化物半 导体层。在此， M 表示选自 Ga、 Al、 Mn 及 Co 中的一种或多种金属元素。例如， 作为 M， 可以 使用 Ga、 Ga 及 Al、 Ga 及 Mn 或 Ga 及 Co 等。
     此外， 优选将氧化物半导体层的厚度设定为 3nm 以上 30nm 以下。这是因为若使氧 化物半导体层的厚度过厚 ( 例如， 厚度为 50nm 以上 )， 则有晶体管成为常导通状态的担忧。
     氧化物半导体层优选使用氢、 水、 羟基或氢化物等的杂质不容 易混入的方式制 造。例如， 可以通过溅射法等制造氧化物半导体层。
     另外， 当作为氧化物半导体使用 In-Zn-O 材料时， 将所使用的靶材的组成比以原 子数比设定为 In ∶ Zn ＝ 50 ∶ 1 至 1 ∶ 2( 换算为摩尔数比则为 In2O3 ∶ ZnO ＝ 25 ∶ 1 至 1 ∶ 4)， 优选为 In ∶ Zn ＝ 20 ∶ 1 至 1 ∶ 1( 换算为摩尔数比则为 In2O3 ∶ ZnO ＝ 10 ∶ 1 至 1 ∶ 2)， 更优选为 In ∶ Zn ＝ 15 ∶ 1 至 1.5 ∶ 1( 换算为摩尔数比则为 In2O3 ∶ ZnO ＝ 15 ∶ 2 至 3 ∶ 4)。例如， 作为用于形成 In-Zn-O 氧化物半导体的靶材， 当原子数比为 In ∶ Zn ∶ O
     ＝ X ∶ Y ∶ Z 时， 满足 Z ＞ 1.5X+Y 的关系。
     另外， 可以将 In-Sn-Zn 氧化物称为 ITZO， 使用一种氧化物靶材， 作为其靶材的组 成比， In ∶ Sn ∶ Zn 的原子数比为 1 ∶ 2 ∶ 2、 2 ∶ 1 ∶ 3、 1 ∶ 1 ∶ 1 或 20 ∶ 45 ∶ 35 等。
     在本实施方式中， 通过使用 In-Ga-Zn-O 氧化物靶材的溅射法形成氧化物半导体 层。
     作 为 In-Ga-Zn-O 氧 化 物 靶 材， 例 如 可 以 使 用 具 有 In2O3 ∶ Ga2O3 ∶ ZnO ＝ 1 ∶ 1 ∶ 1[ 摩尔数比 ] 的组成比的氧化物靶材。另外， 靶材的材料及组成不局限于上述记 载。例如还可以使用具有 In2O3 ∶ Ga2O3 ∶ ZnO ＝ 1 ∶ 1 ∶ 2[ 摩尔数比 ] 的组成比的氧化 物靶材。
     氧化物靶材的填充率为 90％以上 100％以下， 优选为 95％以上 99.9％以下。这是 因为如下缘故 ： 通过使用高填充率的金属氧化物靶材， 所形成的氧化物半导体层可以成为 致密的膜。
     作为成膜时的气氛， 采用稀有气体 ( 典型的是氩 ) 气氛下、 氧气氛下或稀有气体和 氧的混合气氛下等， 即可。 另外， 为了防止氢、 水、 羟基、 氢化物等混入到氧化物半导体层中， 优选采用使用充分地去除氢、 水、 羟基、 氢化物等的杂质的高纯度气体的气氛。
     例如， 可以采用如下方法形成氧化物半导体层。
     首先， 在被保持为减压状态的成膜室内保持衬底， 并对衬底进行加热以使衬底温 度超过 200℃且 500℃以下， 优选超过 300℃且 500℃以下， 更优选为 350℃以上 450℃以下。
     接着， 一边去除成膜室中的残留水分， 一边引入充分地去除了 氢、 水、 羟基、 氢化 物等的杂质的高纯度气体， 并使用上述靶材来在衬底上形成氧化物半导体层。为了去除成 膜室中的残留水分， 作为排气单元， 优选使用低温泵、 离子泵、 钛升华泵等的吸附型真空泵。 另外， 作为排气单元， 也可以使用提供有冷阱的涡轮泵。 由于在利用低温泵进行了排气的成 膜室中， 例如氢、 水、 羟基或氢化物等的杂质 ( 更优选还包括包含碳原子的化合物 ) 等被去 除， 因此可以降低在该成膜室中形成的氧化物半导体层所含有的氢、 水、 羟基或氢化物等的 杂质的浓度。
     当成膜时的衬底温度低 ( 例如， 100℃以下 ) 时， 有含有氢原子的物质混入到氧化 物半导体中的忧虑， 所以优选在上述温度下加热衬底。通过在上述温度下加热衬底形成氧 化物半导体层， 衬底温度变高， 从而氢键被热切断， 含有氢原子的物质不容易被引入到氧化 物半导体层中。 因此， 通过在上述温度下加热衬底的状态下形成氧化物半导体层， 可以充分 地降低氧化物半导体层所含有的氢、 水、 羟基或氢化物等的杂质的浓度。另外， 可以减轻由 溅射导致的损伤。
     作为成膜条件的一个例子， 采用如下条件 ： 衬底与靶材之间的距离是 60mm ； 压力 是 0.4Pa ； 直流 (DC) 电源是 0.5kW ； 衬底温度是 400℃； 成膜气氛是氧 ( 氧流量比率 100％ ) 气氛。另外， 通过使用脉冲直流电源， 可以减轻在进行成膜时发生的粉状物质 ( 也称为微粒 或尘屑 )， 并且膜厚度分布也变得均匀， 所以优选采用脉冲直流电源。
     另外， 优选的是， 在通过溅射法形成氧化物半导体层之前， 进行引入氩气体产生等 离子体的反溅射， 来去除附着于氧化物半导体层的被形成表面上的粉状物质 ( 也称为微粒 或尘屑 )。反溅射是指如下一种方法， 其中对衬底施加电压来在衬底附近形成等离子体， 来 对衬底一侧的表面进行改性。此外， 也可以使用氮、 氦、 氧等的气体代替氩。作为氧化物半导体层的加工， 可以在氧化物半导体层上形成所希望的形状的掩模 之后对该氧化物半导体层进行蚀刻。可以通过光 刻工序等的方法形成上述掩模。或者， 也 可以通过喷墨法等的方法形成掩模。此外， 氧化物半导体层的蚀刻可以采用干蚀刻或湿蚀 刻。当然， 也可以组合干蚀刻和湿蚀刻而使用。
     然后， 可以对氧化物半导体层 144 进行热处理 ( 第一热处理 )。通过进行热处 理， 可以进一步去除包含在氧化物半导体层 144 中的含有氢原子的物质。在惰性气体气氛 下， 热处理的温度为 250℃以上 700℃以下， 优选为 450℃以上 600℃以下或者低于衬底的 应变点。作为惰性气体气氛， 优选应用以氮或稀有气体 ( 氦、 氖或氩等 ) 为主要成分且不 包含水或氢等的气氛。例如， 引入到热处理装置中的氮或氦、 氖、 氩等的稀有气体的纯度为 6N(99.9999 ％ ) 以上， 优选为 7N(99.99999 ％ ) 以上 ( 即， 杂质浓度为 1ppm 以下， 优选为 0.1ppm 以下 )。
     作为热处理， 例如， 可以将被处理物放入使用电阻发热体等的电炉中， 并在氮气氛 下以 450℃加热 1 个小时。 在此期间， 不使氧化物半导体层 144 接触大气以防止水或氢的混 入。
     此外， 由于上述热处理具有去除氢或水等的效果， 所以可以将该热处理也称为脱 水化处理、 脱氢化处理等。 例如， 该热处理也可以在将氧化物半导体层加工为岛状之前或在 形成栅极绝缘层之后等进行。另外， 上述脱水化处理、 脱氢化处理不局限于进行一次， 而也 可以进行多次。
     接着， 在氧化物半导体层 144 等上形成用来形成源电极及漏电极 ( 包括使用与该 源电极及漏电极相同的层形成的布线 ) 的导电层， 加工该导电层来形成源电极 142a、 漏电 极 142b( 参照图 9B)。
     作为导电层， 可以利用 PVD 法或 CVD 法来形成。另外， 作为导电层的材料， 可以使 用选自铝、 铬、 铜、 钽、 钛、 钼和钨中的元素或以上述元素为成分的合金等。还可以使用选自 锰、 镁、 锆、 铍、 钕、 钪中的一种或多种材料。
     导电层既可以采用单层结构又可以采用两层以上的叠层结构。例如可以举出 ： 钛 膜或氮化钛膜的单层结构 ； 含有硅的铝膜的单层 结构 ； 在铝膜上层叠钛膜的双层结构 ； 在 氮化钛膜上层叠钛膜的双层结构 ； 层叠钛膜、 铝膜及钛膜的三层结构等。另外， 当作为导电 层采用钛膜或氮化钛膜的单层结构时， 具有易于将源电极 142a 及漏电极 142b 加工为具有 倾斜度的形状的优点。
     另外， 导电层还可以使用导电金属氧化物来形成。 作为导电性的金属氧化物， 可以 使用氧化铟 (In2O3)、 氧化锡 (SnO2)、 氧化锌 (ZnO)、 氧化铟氧化锡合金 (In2O3-SnO2， 有时缩 写为 ITO)、 氧化铟氧化锌合金 (In2O3-ZnO)、 或含有硅或氧化硅的上述任何一种金属氧化物 材料。
     优选以形成的源电极 142a 及漏电极 142b 的端部成为具有倾斜度的形状的方式对 导电层进行蚀刻。这里， 倾斜角例如优选为 30°以上 60°以下。通过以源电极 142a 及漏 电极 142b 的端部成为具有倾斜度的形状的方式进行蚀刻， 可以提高后面形成的栅极绝缘 层 146 的覆盖性， 并防止断开。
     上部晶体管的沟道长度 (L) 由源电极 142a 的下端部与漏电极 142b 的下端部之间 的间隔决定。另外， 在形成沟道长度 (L) 短于 25nm 的晶体管的情况下， 当进行用来形成掩模的曝光时， 优选使用短波长即几 nm 至几十 nm 的超紫外线 (Extreme Ultraviolet)。利 用超紫外线的曝光的分辨率高且景深大。由此， 后面形成的晶体管的沟道长度 (L) 可以为 10nm 以上 1000nm(1μm) 以下， 而可以提高电路的工作速度。再者， 通过微型化可以降低半 导体装置的耗电量。
     另外， 作为与图 9B 不同的一个例子， 也可以在氧化物半导体层 144 与源电极及漏 电极之间设置作为源区及漏区的氧化物导电层。作为氧化物导电层的材料， 优选使用以氧 化锌为成分的材料， 并且优选使用不包含氧化铟的材料。 作为这种氧化物导电层， 可以应用 氧化锌、 氧化锌铝、 氧氮化锌铝、 氧化锌镓等。
     例如， 可以使用如下方法 ： 在氧化物半导体层 144 上形成氧化物导电膜， 在其上形 成导电层， 并且利用同一光刻工序加工氧化物 导电膜及导电层， 以形成作为源区及漏区的 氧化物导电层、 源电极 142a 以及漏电极 142b。
     另外， 也可以使用如下方法 ： 形成氧化物半导体膜和氧化物导电膜的叠层， 利用同 一光刻工序加工该叠层的形状， 以形成岛状氧化物半导体层 144 和氧化物导电膜 ； 在形成 源电极 142a 及漏电极 142b 之后， 以源电极 142a 及漏电极 142b 为掩模进一步蚀刻岛状氧 化物导电膜， 以形成作为源区及漏区的氧化物导电层。
     另外， 在进行蚀刻处理以加工氧化物导电层的形状时， 适当地调整蚀刻条件 ( 蚀 刻剂的种类、 浓度以及蚀刻时间等 )， 以避免氧化物半导体层被过剩地蚀刻。
     通过在氧化物半导体层与源电极及漏电极之间设置氧化物导电层， 可以实现源 区及漏区的低电阻化， 而可以实现晶体管的高速工作。另外， 通过采用使用氧化物半导体 层 144、 氧化物导电层以及由金属材料构成的漏电极的结构， 可以进一步提高晶体管的耐压 性。
     作为源区及漏区而使用氧化物导电层是为了提高外围电路 ( 驱动电路 ) 的频率特 性而有效的。 这是因为如下缘故 ： 与金属电极 ( 钼、 钨等 ) 接触氧化物半导体层的情况相比， 金属电极 ( 钼、 钨等 ) 接触氧化物导电层而可以降低接触电阻。通过使氧化物半导体层和 源电极及漏电极之间夹着氧化物导电层， 可以降低接触电阻， 从而可以提高外围电路 ( 驱 动电路 ) 的频率特性。
     接着， 以覆盖源电极 142a、 漏电极 142b 并与氧化物半导体层 144 的一部分接触的 方式形成栅极绝缘层 146( 参照图 9C)。
     栅极绝缘层 146 可以利用 CVD 法或溅射法等形成。 另外， 栅极绝缘层 146 优选以含 有氧化硅、 氮化硅、 氧氮化硅、 氧化镓、 氧化铝、 氧化钽、 氧化铪、 氧化钇、 硅酸铪 (HfSixOy(x ＞ 0、 y ＞ 0))、 添加有氮的硅酸铪 (HfSixOyNz(x ＞ 0、 y ＞ 0、 z ＞ 0))、 添加有氮的铝酸铪 (HfAlxOyNz(x ＞ 0、 y ＞ 0、 z ＞ 0)) 等的方式形成。栅极绝缘层 146 既可以采用单层结构， 又可以采用组合上述材料的叠层结 构。另外， 虽然对其厚度没有特别的限定， 但是当对半 导体装置进行微型化时， 优选减薄其厚度， 以确保晶体管的工作。 例如， 当使用氧化硅时， 其 厚度可以为 1nm 以上 100nm 以下， 优选为 10nm 以上 50nm 以下。
     当如上述那样将栅极绝缘层形成为较薄时， 存在由于隧道效应等而发生栅极泄漏 的问题。 为了解决栅极泄漏的问题， 可以使用如氧化铪、 氧化钽、 氧化钇、 硅酸铪 (HfSixOy(x ＞ 0、 y ＞ 0))、 添加有氮的硅酸铪 (HfSixOyNz(x ＞ 0、 y ＞ 0、 z ＞ 0))、 添加有氮的铝酸铪 (HfAlxOyNz(x ＞ 0、 y ＞ 0、 z ＞ 0)) 等的高介电常数 (high-k) 材料作为栅极绝缘层 146。 通过将 high-k 材料用于栅极绝缘层 146， 不但可以确保电特性， 而且可以增大膜厚度， 以抑制 栅极泄漏电流。另外， 还可以采用含有 high-k 材料的膜与含有氧化硅、 氮化硅、 氧氮化硅、 氮氧化硅或氧化铝等的膜的叠层结构。
     另外， 与氧化物半导体层 144 接触的绝缘层 ( 在本实施方式中， 相当于栅极绝缘层 146) 也可以使用包含第 13 族元素及氧的绝缘材料。 较多氧化物半导体材料包含第 13 族元 素， 包含第 13 族元素的绝缘材料与氧化物半导体搭配良好， 并且通过将它用于与氧化物半 导体层接触的绝缘层， 可以保持与氧化物半导体层之间的界面的良好状态。
     包含第 13 族元素的绝缘材料是指包含一种或多种第 13 族元素的绝缘材料。作为 包含第 13 族元素的绝缘材料， 例如有氧化镓、 氧化铝、 氧化铝镓、 氧化镓铝等。在此， 氧化铝 镓是指含铝量 (at.％ ) 多于含镓量 (at.％ ) 的物质， 氧化镓铝是指含镓量 (at.％ ) 等于或 多于含铝量 (at.％ ) 的物质。
     例如， 当以与包含镓的氧化物半导体层接触的方式形成栅极绝缘层时， 通过将包 含氧化镓的材料用于栅极绝缘层， 可以保持氧化物半导体层和栅极绝缘层之间的良好的界 面特性。 另外， 通过使氧化物半导体层与包含氧化镓的绝缘层接触地设置， 可以减少氧化物 半导体层与绝缘层的界面中的氢的聚积。 另外， 在将与氧化物半导 体的成分元素同一族的 元素用于绝缘层时， 可以得到上述同样的效果。 例如， 使用包含氧化铝的材料形成绝缘层是 有效的。 另外， 由于氧化铝具有不容易透过水的特性， 因此从防止水侵入到氧化物半导体层 中的角度来看， 使用该材料是优选的。
     此外， 作为与氧化物半导体层 144 接触的绝缘层， 优选通过进行氧气氛下的热处 理或氧掺杂等使绝缘材料处于其氧含量超过化学计量组成比的状态。氧掺杂是指对块体 添加氧的处理。为了明确表示不仅对薄膜表面添加氧， 而且对薄膜内部添加氧， 使用该 “块 体” 。此外， 氧掺杂包括将等离子体化了的氧添加到块体中的氧等离子体掺杂。另外， 也可 以通过离子注入法或离子掺杂法进行氧掺杂。
     例如， 当作为与氧化物半导体层 144 接触的绝缘层使用氧化镓时， 通过进行氧气 氛下的热处理或氧掺杂， 可以将氧化镓的组成设定为 Ga2Ox(X ＝ 3+α， 0 ＜ α ＜ 1)。此外， 作为与氧化物半导体层 144 接触的绝缘层使用氧化铝时， 通过进行氧气氛下的热处理或氧 掺杂， 可以将氧化铝的组成设定为 Al2Ox(X ＝ 3+α， 0 ＜ α ＜ 1)。或者， 作为与氧化物半导 体层 144 接触的绝缘层使用氧化镓铝 ( 氧化铝镓 ) 时， 通过进行氧气氛下的热处理或氧掺 杂， 可以将氧化镓铝 ( 氧化铝镓 ) 的组成设定为 GaxAl2-xO3+α(0 ＜ X ＜ 2， 0 ＜ α ＜ 1)。
     通过进行氧掺杂处理等， 可以形成包含其氧含量超过化学计量组成比的区域的绝 缘层。通过使具备这种区域的绝缘层和氧化物半导体层接触， 绝缘层中的过剩的氧被供应 到氧化物半导体层中， 从而可以减少氧化物半导体层中或氧化物半导体层和绝缘层之间的 界面中的氧不足缺陷。
     另外， 具有其氧含量超过化学计量组成比的区域绝缘层既可应用于作为氧化物半 导体层 144 的基底膜形成的绝缘层代替栅极绝缘层 146 又可应用于栅极绝缘层 146 及基底 膜的双方。
     优选在形成栅极绝缘层 146 之后， 在惰性气体气氛下或氧气氛下进行第二热处 理。热处理的温度为 200℃以上 450℃以下， 优选 为 250℃以上 350℃以下。例如， 可以在 氮气氛下以 250℃进行 1 个小时的热处理。 通过进行第二热处理， 可以降低晶体管的电特性的不均匀性。此外， 当栅极绝缘层 146 含有氧时， 向脱水化或脱氢化处理后的氧化物半导体 层 144 供应氧而填补该氧化物半导体层 144 的氧缺陷， 从而可以形成 i 型 ( 本征半导体 ) 或无限接近于 i 型的氧化物半导体层。
     另外， 在本实施方式中， 虽然在形成栅极绝缘层 146 之后进行第二热处理， 但是第 二热处理的时序不局限于此。例如， 也可以在形成栅电极之后进行第二热处理。另外， 既可 以在第一热处理之后连续地进行第二热处理， 又可以在第一热处理中兼并第二热处理， 或 在第二热处理中兼并第一热处理。
     接着， 形成用来形成栅电极 ( 包括使用与该栅电极相同的层形成的布线 ) 的导电 层， 加工该导电层来形成栅电极 148a 及导电层 148b( 参照图 9D)。
     作为栅电极 148a 及导电层 148b， 可以使用钼、 钛、 钽、 钨、 铝、 铜、 钕、 钪等金属材料 或以该金属材料为主要成分的合金材料来形成。另外， 栅电极 148a 及导电层 148b 可以采 用单层结构或叠层结构。
     接着， 在栅极绝缘层 146、 栅电极 148a 及导电层 148b 上形成绝缘层 150( 参照图 10A)。绝缘层 150 可以利用 PVD 法或 CVD 法等形成。另外， 还可以使用含有如氧化硅、 氧氮 化硅、 氮化硅、 氧化铪、 氧化镓、 氧化铝等的无机绝缘材料的材料形成。 另外， 作为绝缘层 150 优选使用介电常数低的材料或介电常数低的结构 ( 多孔结构等 )。这是因为通过使绝缘层 150 的介电常数减少， 可以降低产生在布线、 电极等之间的电容， 从而实现工作的高速化的 缘故。另外， 在本实施方式中， 采用绝缘层 150 的单层结构， 但是， 所公开的发明的一个方式 不局限于此， 也可以采用两层以上的叠层结构。 接着， 在栅极绝缘层 146、 绝缘层 150 中形成到达源电极 142a 的开口。然后， 在绝 缘层 150 上形成与源电极 142a 接触的布线 154( 参照图 10B)。另外， 通过使用掩模等选择 性地进行蚀刻来形成该开口。
     在使用 PVD 法或 CVD 法形成导电层之后， 对该导电层进行构图来形成布线 154。 另 外， 作为导电层的材料， 可以使用选自铝、 铬、 铜、 钽、 钛、 钼和钨中的元素或以上述元素为成 分的合金等。还可以使用选自锰、 镁、 锆、 铍、 钕、 钪中的一种或多种材料。
     更具体而言， 例如， 可以在包括绝缘层 150 的开口的区域中通过 PVD 法形成薄 (5nm 左右 ) 的钛膜， 在通过 PVD 法形成薄的钛膜之后埋入开口形成铝膜。在此， 通过 PVD 法形成 的钛膜具有还原被形成面的氧化膜 ( 自然氧化膜等 ) 并降低与下部电极等 ( 在此为源电极 142a) 的接触电阻的功能。另外， 可以防止铝膜的小丘的产生。另外， 也可以在使用钛或氮 化钛等形成阻挡膜之后通过镀敷法形成铜膜。
     形成在绝缘层 150 中的开口优选形成在与导电层 128b 重叠的区域中。通过在这 种区域中形成开口， 可以抑制起因于接触区域的元件面积的增大。
     在此， 对不使用导电层 128b 而使如下两种连接结构重叠的情况进行说明， 该两种 连接结构 ： 一是杂质区 126 与源电极 142a 的连接结构 ； 二是源电极 142a 与布线 154 的连 接结构。此时， 在形成在杂质区 126 上的绝缘层 136、 绝缘层 138 及绝缘层 140 中形成开口 ( 称为下部的接触 )， 在下部的接触中形成源电极 142a， 然后， 在栅极绝缘层 146 及绝缘层 150 中， 在与下部的接触重叠的区域中形成开口 ( 称为上部的接触 )， 并且形成布线 154。 当 在与下部的接触重叠的区域中形成上部的接触时， 有如下忧虑 ： 即， 由于蚀刻， 形成在下部 的接触中的源电极 142a 断开。当为了避免该断开， 以不使下部的接触与上部的接触重叠的
     方式形成结构时， 发生元件面积的增大的问题。
     如本实施方式所示那样， 通过使用导电层 128b， 可以形成上部 的接触而不使源电 极 142a 断开。由此， 可以使下部的接触与上部的接触重叠地设置， 从而可以抑制起因于接 触区域的元件面积的增大。换言之， 可以提高半导体装置的集成度。
     接着， 以覆盖布线 154 的方式形成绝缘层 156( 参照图 10C)。
     通过上述步骤完成使用被高纯度化的氧化物半导体层 144 的晶体管 162 以及电容 元件 164( 参照图 10C)。
     在本实施方式所示的晶体管 162 中， 由于氧化物半导体层 144 被高纯度化， 其氢浓 19 3 18 3 17 度为 5×10 atoms/cm 以下， 优选为 5×10 atoms/cm 以下， 更优选为 5×10 atoms/cm3 以 下。 另外， 氧化物半导体层 144 的载流子密度与通常的硅片中的载流子密度 (1×1014/cm3 左 右 ) 相比是足够小的值 ( 例如， 低于 1×1012/cm3， 更优选为低于 1.45×1010/cm3)。另外， 截 止电流也十分小。例如， 晶体管 162 的室温 (25℃ ) 下的截止电流 ( 这里， 每单位沟道宽度 -21 (1μm) 的值 ) 为 100zA(1zA( 仄普托安培 ) 为 1×10 A) 以下， 优选为 10zA 以下。
     如此， 通过使用被高纯度化而被本征化的氧化物半导体层 144， 容易充分地降低晶 体管的截止电流。 并且， 通过使用这种晶体管， 可以获得能够在极长期间内保持存储内容的 半导体装置。
     另外， 在本实施方式所示的半导体装置中， 可以共同使用布线， 而可以实现集成度 充分得到提高的半导体装置。
     本实施方式所示的结构、 方法等可以与其他实施方式所示的结构、 方法等适当地 组合而使用。
     实施方式 3
     在本实施方式中， 使用图 11A 至 11F 而对将上述实施方式所说明的半导体装置应 用于电子设备的情况进行说明。在本实施方式中， 对将上述半导体装置用于如下电子设备 的情况进行说明， 即： 计算机 ； 移动电话机 ( 也称为移动电话、 移动电话装置 ) ； 便携式信息 终端 ( 包括便携式游戏机、 音频再现装置等 ) ； 数码相机、 数 码摄像机等的影像拍摄装置 ； 电子纸 ； 以及电视装置 ( 也称为电视机或电视接收机 ) 等。
     图 11A 示出笔记本型个人计算机， 包括框体 701、 框体 702、 显示部 703 以及键盘 704 等。之前的实施方式所示的半导体装置设置在框体 701 和框体 702 中的至少一个中。 因此， 可以实现一种笔记本型个人计算机， 其信息写入及读出速度很快， 可以在较长期间内 保持存储， 并且耗电量被充分地降低。
     图 11B 示出便携式信息终端 (PDA)， 其主体 711 包括显示部 713、 外部接口 715 以 及操作按钮 714 等。另外， 还包括用于操作便携式信息终端的触屏笔 712 等。之前的实施 方式所示的半导体装置设置在主体 711 中。因此， 可以实现一种便携式信息终端， 其信息写 入及读出速度很快， 可以在较长期间内保持存储， 并且耗电量被充分地降低。
     图 11C 示出安装有电子纸的电子书阅读器 720， 包括框体 721 和框体 723 的两个框 体。框体 721 和框体 723 分别设置有显示部 725 和显示部 727。框体 721 和框体 723 由轴 部 737 相连接， 且可以以该轴部 737 为轴进行开闭动作。另外， 框体 721 包括电源 731、 操作 键 733 以及扬声器 735 等。之前的实施方式所示的半导体装置设置在框体 721 和框体 723 中的至少一个。因此， 可以实现一种电子书阅读器， 其信息写入及读出速度很快， 可以在较长期间内保持存储， 并且耗电量被充分地降低。
     图 11D 示出移动电话机， 包括框体 740 和框体 741 的两个框体。再者， 框体 740 和 框体 741 滑动而可以从如图 11D 所示那样的展开状态变成重叠状态， 所以可以实现适于携 带的小型化。另外， 框体 741 包括显示面板 742、 扬声器 743、 麦克风 744、 操作键 745、 定位 装置 746、 拍摄装置用透镜 747 以及外部连接端子 748 等。此外， 框体 740 包括进行移动电 话机的充电的太阳电池单元 749 和外部存储器插槽 750 等。另外， 天线内置在框体 741 中。 之前的实施方式所示的半导体装置设置在框体 740 和框体 741 中的至少一个。因此，可以 实现一种移动电话机， 其信息写入及读出速度很快， 可以在较长期间内保持存储， 并且耗电 量被充分地降低。
     图 11E 示出数码相机， 包括主体 761、 显示部 767、 取景器 763、 操作开关 764、 显示 部 765 和电池 766 等。之前的实施方式所示的半导体装置设置在主体 761 中。因此， 可以 实现一种数码相机， 其信息写入及读出速度很快， 可以在较长期间内保持存储， 并且耗电量 被充分地降低。
     图 11F 示出电视装置 770， 包括框体 771、 显示部 773 和支架 775 等。可以通过利 用框体 771 具有的开关和遥控操作机 780 来进行电视装置 770 的操作。框体 771 和遥控操 作机 780 安装有之前的实施方式所示的半导体装置。因此， 可以实现一种电视装置， 其信息 写入及读出速度很快， 可以在较长期间内保持存储， 并且耗电量被充分地降低。
     如上所述， 本实施方式所示的电子设备安装有根据之前的实施方式的半导体装 置。所以， 可以实现耗电量被降低的电子设备。
     实施方式 4
     在本实施方式中， 详细说明上述实施方式 1 至 3 所述的使用氧化物半导体作为 半导体材料的晶体管。具体地说， 作为氧化物半导体， 说明包含一种结晶 (CAAC ： C Axis Aligned Crystal ： c 轴取向结晶 ) 的氧化物， 该结晶进行 c 轴取向， 并且在从 ab 面、 表面或 界面的方向看时具有三角形状或六角形状的原子排列， 在 c 轴上金属原子排列为层状或者 金属原子和氧原子排列为层状， 而在 ab 面上 a 轴或 b 轴的方向不同 ( 即， 以 c 轴为中心回 转 )。
     从更广义来理解， 含有 CAAC 的氧化物是指非单晶， 并是指包括如下相的氧化物， 在该相中在从垂直于 ab 面的方向看时具有三角形状、 六角形状、 正三角形状或正六角形状 的原子排列， 并且从垂直于 c 轴方向的方向看时金属原子排列为层状或者金属原子和氧原 子排列为层状。
     虽然 CAAC 不是单晶， 但是也不只由非晶形成。另外， 虽然 CAAC 包括晶化部分 ( 结 晶部分 )， 但是有时不能明确辨别一个结晶部分与其他结晶部分的边界。
     当 CAAC 包含氧时， 也可以用氮取代氧的一部分。另外， 构成 CAAC 的各结晶部分的 c 轴也可以在固定的方向上 ( 例如， 垂直于支撑 CAAC 的衬底面或 CAAC 的表面等的方向 ) 一 致。或者， 构成 CAAC 的各结晶部分的 ab 面的法线也可以朝向固定的方向 ( 例如， 垂直于支 撑 CAAC 的衬底面或 CAAC 的表面等的方向 )。
     CAAC 根据其组成等而成为导体、 半导体或绝缘体。另外， CAAC 根据其组成等而呈 现对可见光的透明性或不透明性。
     作为上述 CAAC 的例子， 也可以举出一种结晶， 该结晶被形成为膜状， 并且在该结晶中在从垂直于膜表面或所支撑的衬底面的方向观察时确认到三角形或六角形的原子排 列， 并且在观察其膜截面时确认到金属原子或金属原子及氧原子 ( 或氮原子 ) 的层状排列。
     以下， 参照图 12A 至图 14C 详细说明包括在 CAAC 中的结晶结构的一个例子。 另外， 在没有特别的说明时， 在图 12A 至图 14C 中， 以垂直方向为 c 轴方向， 并以与 c 轴方向正交 的面为 ab 面。另外， 在只说 “上一半” 或 “下一半” 时， 其是指以 ab 面为边界时的上一半或 下一半。
     图 12A 示出具有一个六配位 In 以及靠近 In 的六个四配位氧原子 ( 以下称为四配 位 O) 的结构。这里， 将对于一个金属原子只示出靠近其的氧原子的结构称为小组。虽然图 12A 所示的结构采用八面体结构， 但是为了容易理解示出平面结构。另外， 在图 12A 的上一 半及下一半中分别具有三个四配位 O。图 12A 所示的小组的电荷为 0。
     图 12B 示出具有一个五配位 Ga、 靠近 Ga 的三个三配位氧原子 ( 以下称为三配位 O) 以及靠近 Ga 的两个四配位 O 的结构。三配位 O 都存在于 ab 面上。在图 12B 的上一半及 下一半分别具有一个四配位 O。另外， 因为 In 也采用五配位， 所以也有可能采用图 12B 所 示的结构。图 12B 所示的小组的电荷为 0。
     图 12C 示出具有一个四配位 Zn 以及靠近 Zn 的四个四配位 O 的结构。在图 12C 的 上一半具有一个四配位 O， 并且在下一半具有三个四配位 O。或者， 也可以在图 12C 的上一 半具有三个四配位 O， 并且在下一半具有一个四配位 O。图 12C 所示的小组的电荷为 0。
     图 12D 示出具有一个六配位 Sn 以及靠近 Sn 的六个四配位 O 的结构。在图 12D 的 上一半具有三个四配位 O， 并且在下一半具有三个四配位 O。图 12D 所示的小组的电荷为 +1。
     图 12E 示出包括两个 Zn 的小组。在图 12E 的上一半具有一个四配位 O， 并且在下 一半具有一个四配位 O。图 12E 所示的小组的电荷为 -1。
     在此， 将多个小组的集合体称为中组， 而将多个中组的集合体称为大组 ( 也称为 单元元件 )。
     这里， 说明这些小组彼此键合的规则。图 12A 所示的六配位 In 的上一半的三个 O 在下方向上分别具有三个靠近的 In， 而 In 的下一半的三个 O 在上方向上分别具有三个靠近 的 In。图 12B 所示的五配位 Ga 的上一半的一个 O 在下方向上具有一个靠近的 Ga， 而 Ga 的 下一半的一个 O 在上方向上具有一个靠近的 Ga。图 12C 所示的四配位 Zn 的上一半的一个 O 在下方向上具有一个靠近的 Zn， 而 Zn 的下一半的三个 O 在上方向上分别具有三个靠近的 Zn。像这样， 金属原子的上方向上的四配位 O 的个数与位于该 O 的下方向上的靠近的金属 原子的个数相等。与此同样， 金属原子的下方向的四配位 O 的个数与位于该 O 的上方向上 的靠近的金属原子的个数相等。因为 O 为四配位， 所以位于下方向上的靠近的金属原子的 个数和位于上方向上的靠近的金属原子的个数的总和成为 4。因此， 在位于一金属原子的 上方向上的四配位 O 的个数和位于另一金属原子的下方向上的四配位 O 的个数的总和为 4 时， 具有金属原子的两种小组可以彼此键合。例如， 在六配位金属原子 (In 或 Sn) 通过下一 半的四配位 O 键合时， 因为四配位 O 的个数为 3， 所以其与五配位 金属原子 (Ga 或 In) 和四 配位金属原子 (Zn) 中的任何一种键合。
     具有这些配位数的金属原子在 c 轴方向上通过四配位 O 键合。另外， 除此以外， 以 使层结构的总和电荷成为 0 的方式使多个小组键合构成中组。图 13A 示出构成 In-Sn-Zn-O 类层结构的中组的模型图。图 13B 示出由三个中组 构成的大组。另外， 图 13C 示出从 c 轴方向上观察图 13B 的层结构时的原子排列。
     在图 13A 中， 为了容易理解， 省略三配位 O， 关于四配位 O 只示出其个数， 例如， 以③ 表示 Sn 的上一半及下一半分别具有三个四配位 O。与此同样， 在图 13A 中， 以①表示 In 的 上一半及下一半分别具有一个四配位 O。与此同样， 在图 13A 中示出 ： 下一半具有一个四配 位 O 而上一半具有三个四配位 O 的 Zn ； 以及上一半具有一个四配位 O 而下一半具有三个四 配位 O 的 Zn。
     在图 13A 中， 构成 In-Sn-Zn-O 类层结构的中组具有如下结构 ： 在从上面按顺序说 明时， 上一半及下一半分别具有三个四配位 O 的 Sn 与上一半及下一半分别具有一个四配位 O 的 In 键合 ； 该 In 与上一半具有三个四配位 O 的 Zn 键合 ； 通过该 Zn 的下一半的一个四配 位 O 与上一半及下一半分别具有三个四配位 O 的 In 键合 ； 该 In 与上一半具有一个四配位 O 的由两个 Zn 构成的小组键合 ； 通过该小组的下一半的一个四配位 O 与上一半及下一半分 别具有三个四配位 O 的 Sn 键合。多个上述中组彼此键合而构成大组。
     这里， 三配位 O 及四配位 O 的一个键合的电荷分别可以被认为是 -0.667 及 -0.5。 例如， In( 六配位或五配位 )、 Zn( 四配位 ) 以及 Sn( 五配位或六配位 ) 的电荷分别为 +3、 +2 以及 +4。因此， 包含 Sn 的小组的电荷为 +1。因此， 为了形成包含 Sn 的层结构， 需要消除 电荷 +1 的电荷 -1。作为具有电荷 -1 的结构， 可以举出图 12E 所示的包含两个 Zn 的小组。 例如， 因为如果对于一个包含 Sn 的小组有一个包含两个 Zn 的小组则电荷被消除， 而可以使 层结构的总电荷为 0。
     具 体 而 言， 通 过 反 复 图 13B 所 示 的 大 组 来 可 以 得 到 In-Sn-Zn-O 类 结 晶 (In2SnZn3O8)。注意， 可以得到的 In-Sn-Zn-O 类的层结构可以由组成式 In2SnZn2O7(ZnO)m(m 是 0 或自然数 ) 表示。
     此外， 使用如下材料时也与上述相同 ： 四元金属氧化物的 In-Sn-Ga-Zn 类氧化物 ； 三元金属氧化物的 In-Ga-Zn 类氧化物 ( 也表示为 IGZO)、 In-Al-Zn 类氧化物、 Sn-Ga-Zn 类 氧化物、 Al-Ga-Zn 类氧化物、 Sn-Al-Zn 类氧化物、 In-Hf-Zn 类氧化物、 In-La-Zn 类氧化物、 In-Ce-Zn 类氧化物、 In-Pr-Zn 类氧化物、 In-Nd-Zn 类氧化物、 In-Sm-Zn 类氧化物、 In-Eu-Zn 类氧化物、 In-Gd-Zn 类氧化物、 In-Tb-Zn 类氧化物、 In-Dy-Zn 类氧化物、 In-Ho-Zn 类氧化 物、 In-Er-Zn 类氧化物、 In-Tm-Zn 类氧化物、 In-Yb-Zn 类氧化物、 In-Lu-Zn 类氧化物 ； 二元 金属氧化物的 In-Zn 类氧化物、 Sn-Zn 类氧化物、 Al-Zn 类氧化物、 Zn-Mg 类氧化物、 Sn-Mg 类氧化物、 In-Mg 类氧化物、 In-Ga 类氧化物等。
     例如， 图 14A 示出构成 In-Ga-Zn-O 类的层结构的中组的模型图。
     在图 14A 中， 构成 In-Ga-Zn-O 类层结构的中组具有如下结构 ： 在从上面按顺序说 明时， 上一半和下一半分别有三个四配位 O 的 In 与上一半具有一个四配位的 O 的 Zn 键合 ； 通过该 Zn 的下一半的三个四配位 O 与上一半及下一半分别具有一个四配位 O 的 Ga 键合 ； 通过该 Ga 的下一半的一个四配位 O 与上一半及下一半分别具有三个四配位 O 的 In 键合。 多个上述中组彼此键合而构成大组。
     图 14B 示出由三个中组构成的大组。另外， 图 14C 示出从 c 轴方向上观察图 14B 的层结构时的原子排列。
     在此， 因为 In( 六配位或五配位 )、 Zn( 四配位 )、 Ga( 五配位 ) 的电荷分别是 +3、+2、 +3， 所以包含 In、 Zn 及 Ga 中的任一个的小组的电荷为 0。因此， 组合这些小组而成的中 组的总电荷一直为 0。
     此外， 构成 In-Ga-Zn-O 类层结构的中组不局限于图 14A 所示 的中组， 而有可能是 组合 In、 Ga、 Zn 的排列不同的中组而成的大组。
     实施方式 5
     在本实施方式中， 说明上述实施方式 1 至 4 所述的将氧化物半导体用于沟道形成 区的晶体管的迁移率。
     除了氧化物半导体之外， 实际测量的绝缘栅极型晶体管的场效应迁移率因各种原 因而比本来的迁移率低。作为使迁移率降低的原因， 有半导体内部的缺陷或半导体和绝缘 膜之间的界面的缺陷， 但是当使用 Levinson 模型时， 可以理论性地导出假定在半导体内部 没有缺陷时的场效应迁移率。
     当以半导体本来的迁移率为 μ0， 以所测量的场效应迁移率为 μ， 且假定在半导体 中存在某种位能障壁 ( 晶界等 ) 时， 可以由下述算式表示其关系。
     [ 算式 2]
     在此， E 是位能障壁的高度， k 是玻尔兹曼常数， T 是绝对温度。此外， 当假定位能 障壁由于缺陷而发生时， 在 Levinson 模型中可以由下述算式表示其关系。
     [ 算式 3]
     在此， e 是元电荷， N 是沟道形成区内的每单位面积的平均缺陷密度， ε 是半导体 的介电常数， n 是包括在每单位面积的沟道形成区中的载流子数， COX 是每单位面积的电容， Vg 是栅电压， t 是沟道形成区的厚度。注意， 在采用厚度为 30nm 以下的半导体层的情况下， 沟道形成区的厚度可以与半导体层的厚度相同。线性区中的漏电流 Id 可以由下述算式表 示。
     [ 算式 4]
     在此， L 是沟道长度， W 是沟道宽度， 并且 L ＝ W ＝ 10μm。此外， Vd 是漏极电压。 当用 Vg 除上述算式的两边， 且对两边取对数时， 成为下述算式。
     [ 算式 5]
     算式 5 的右边是 Vg 的函数。由上述算式可知， 可以根据以纵轴为 ln(Id/Vg) 以横 轴为 1/Vg 来标绘出测量值而得到的图表的直线的倾斜度求得缺陷密度 N。也就是说， 根 据晶体管的 Id-Vg 特性可以对缺陷密度进行评价。在铟 (In)、 锡 (Sn)、 锌 (Zn) 的比率为 12 In ∶ Sn ∶ Zn ＝ 1 ∶ 1 ∶ 1 的氧化物半导体中， 缺陷密度 N 是 1×10 /cm2 左右。
     基于如上所述那样求得的缺陷密度等且根据通过算式 2 及算式 3 可以导出 μ0 ＝ 2 120cm /Vs。 在有缺陷的 In-Sn-Zn 氧化物中测量出来的迁移率为 40cm2/Vs 左右。 但是， 可以
     预测到没有半导体内部及半导体和绝缘膜之间的界面的缺陷的氧化物半导体的迁移率 μ0 成为 120cm2/Vs。
     然而， 即使在半导体内部没有缺陷， 晶体管的传输特性也受沟道形成区和栅极绝 缘层之间的界面中的散射的影响。换言之， 离栅极绝缘层界面有 x 的距离的位置上的迁移 率 μ1 可以由下述算式表示。
     [ 算式 6]
     在此， D 是栅极方向上的电场， 且 B、 l 是常数。B 及 l 可以根据实际的测量结果求 7 得。根据上述测量结果， B ＝ 4.75×10 cm/s， l ＝ 10nm( 界面散射到达的深度 )。可知当 D 增加 ( 即， 栅电压增高 ) 时， 算式 6 的第二项也增加， 所以迁移率 μ1 降低。
     图 15 示出计算一种晶体管的迁移率 μ2 而得到的结果， 在该晶体管中将没有半导 体内部的缺陷的理想的氧化物半导体用于沟道形成区。另外， 在计算中， 使用 Synopsys 公 司制造的器件模拟软件 Sentaurus Device， 并且作为氧化物半导体， 将带隙设定为 2.8 电 子伏特， 将电子亲和力设定为 4.7 电子伏特， 将相对介电常数设定为 15， 并将厚度设定为 15nm。上述值通过测定以溅射法形成的薄膜来得到。
     再者， 将栅电极的功函数设定为 5.5 电子伏特， 将源电极的功函数设定为 4.6 电 子伏特， 并且将漏电极的功函数设定为 4.6 电子伏特。另外， 将栅极绝缘层的厚度设定为 100nm， 并将相对介电常数设定为 4.1。沟道长度和沟道幅度都为 10μm， 而漏电压 Vd 为 0.1V。
     如图 15 所示， 虽然当栅电压为 1V 多时迁移率示出 100cm2/Vs 以上的峰值， 但是当 栅电压更高时， 界面散乱变大， 并迁移率降低。 另外， 为了降低界面散乱， 优选在原子级上将 半导体层表面设定为平坦 (Atomic Layer Flatness)。
     图 16A 至图 18C 示出对使用具有上述迁移率的氧化物半导体形成微型晶体管时的 特性进行计算而得到的结果。另外， 图 19A 和 19B 示出用于计算的晶体管的截面结构。图 19A 和 19B 所示的晶体管在氧化物半导体层中具有呈现 n+ 导电型的半导体区 103a 及半导 体区 103c。半导体区 103a 及半导体区 103c 的电阻率为 2×10-3Ωcm。
     图 19A 所示的晶体管形成在基底绝缘膜 101 和以埋入在基底绝缘膜 101 中的方 式形成的由氧化铝形成的埋入绝缘物 102 上。晶体管包括半导体区 103a、 半导体区 103c、 夹在它们之间且成为沟道形成区的本征半导体区 103b、 栅电极 105。栅电极 105 的幅度为 33nm。
     在栅电极 105 和半导体区 103b 之间具有栅极绝缘层 104， 在栅 电极 105 的双侧面 具有侧壁绝缘物 106a 及侧壁绝缘物 106b， 并且在栅电极 105 的上部具有用来防止栅电极 105 与其他布线的短路的绝缘物 107。侧壁绝缘物的幅度为 5nm。另外， 以接触于半导体区 103a 及半导体区 103c 的方式具有源电极 108a 及漏电极 108b。另外， 该晶体管的沟道幅度 为 40nm。
     图 19B 所示的晶体管与图 19A 所示的晶体管的相同之处为 ： 形成在基底绝缘膜 101 和由氧化铝形成的埋入绝缘物 102 上 ； 并且包括半导体区 103a、 半导体区 103c、 夹在它 们之间的本征半导体区 103b、 幅度为 33nm 的栅电极 105、 栅极绝缘层 104、 侧壁绝缘物 106a
     及侧壁绝缘物 106b、 绝缘物 107 以及源电极 108a 及漏电极 108b。
     图 19A 所示的晶体管与图 19B 所示的晶体管的不同之处为侧壁绝缘物 106a 及侧 壁绝缘物 106b 下的半导体区的导电型。在图 19A 所示的晶体管中侧壁绝缘物 106a 及侧 壁绝缘物 106b 下的半导体区为呈现 n+ 导电型的半导体区 103a 及半导体区 103c， 而在图 19B 所示的晶体管中侧壁绝缘物 106a 及侧壁绝缘物 106b 下的半导体区为本征的半导体区 103b。换言之， 在图 19B 所示的半导体层中具有既不与半导体区 103a( 半导体区 103c) 重 叠也不与栅电极 105 重叠的宽度为 Loff 的区域。将该区域称为偏置 (offset) 区， 并且将 其幅度称为偏置长度。如附图所示， 偏置长度与侧壁绝缘物 106a( 侧壁绝缘物 106b) 的幅 度相同。
     用于计算的其他参数为如上所述的参数。在计算中， 使用 Synopsys 公司制造的器 件模拟软件 Sentaurus Device。图 16A 至 16C 示出图 19A 所示的结构的晶体管的漏电流 (Id， 实线 ) 及迁移率 (μ， 虚线 ) 的栅电压 (Vg， 栅电极与源极的电位差 ) 依赖性。将漏电压 ( 漏极与源极的电位差 ) 设定为 +1V 来计算漏电流 Id， 并且将漏电压设定为 +0.1V 来计算 迁移率 μ。
     图 16A 为栅极绝缘层的厚度为 15nm 时的图， 图 16B 为栅极绝缘层的厚度为 10nm 时的图， 并且图 16C 为栅极绝缘层的厚度为 5nm 时的图。 栅极绝缘层越薄， 尤其是截止状态 下的漏电流 Id( 截止电流 ) 越显著降低。另一方面， 迁移率 μ 的峰值或导通状态时的漏电 流 Id( 导通电流 ) 没有显著的变化。可知当栅电压为 1V 前后时漏电流超过存储单元中使 用的晶体管等所需要的 10μA。
     图 17A 至 17C 示出在图 19B 所示的结构的晶体管中当偏置长度 Loff 为 5nm 时的 漏电流 Id( 实线 ) 及迁移率 μ( 虚线 ) 的栅电压 Vg 依赖性。将漏电压设定为 +1V 来计算漏 电流 Id， 并且将漏电压设定为 +0.1V 来计算迁移率 μ。图 17A 为栅极绝缘层的厚度为 15nm 时的图， 图 17B 为栅极绝缘层的厚度为 10nm 时的图， 并且图 17C 为栅极绝缘层的厚度为 5nm 时的图。
     另外， 图 18A 至 18C 示出在图 19B 所示的结构的晶体管中当偏置长度 Loff 为 15nm 时的漏电流 Id( 实线 ) 及迁移率 μ( 虚线 ) 的栅电压依赖性。将漏电压设定为 +1V 来计算 漏电流 Id， 并且将漏电压设定为 +0.1V 来计算迁移率 μ。图 18A 为栅极绝缘层的厚度为 15nm 时的图， 图 18B 为栅极绝缘层的厚度为 10nm 时的图， 并且图 18C 为栅极绝缘层的厚度 为 5nm 时的图。
     无论在图 17A 至 17C 中还是在图 18A 至 18C 中， 都是栅极绝缘层越薄， 截止电流越 显著降低， 但是迁移率 μ 的峰值或导通电流没有显著的变化。
     另外， 在图 16A 至 16C 中迁移率 μ 的峰值为 80cm2/Vs 左右， 而在图 17A 至 17C 中 2 迁移率 μ 的峰值为 60cm /Vs 左右， 且在图 18A 至 18C 中迁移率 μ 的峰值为 40cm2/Vs 左 右， 并且偏置长度 Loff 越增加， 迁移率 μ 的峰值越降低。另外， 截止电流也有同样的趋势。 另一方面， 虽然导通电流也随着偏置长度 Loff 的增加而减少， 但是该减少与截止电流的降 低相比则要平缓得多。另外， 可知当栅电压为 1V 前后时漏电流超过存储单元中使用的晶体 管等所需要的 10μA。
     实施方式 6
     上述实施方式 1 至 5 所示的将以 In、 Sn、 Zn 为主要成分的氧化物半导体用于沟道形成区的晶体管通过当形成该氧化物半导体时加热衬底进行成膜或在形成氧化物半导体 膜之后进行热处理来可以得到良好的特性。 另外， 主要成分是指在组成比上包含 5atomic％ 以上的元素。
     通过在形成以 In、 Sn、 Zn 为主要成分的氧化物半导体膜之后意图性地加热衬底， 可以提高晶体管的场效应迁移率。另外， 通过使晶体管的阈值电压向正方向漂移来可以实 现常关闭化。
     例如， 图 20A 至 20C 示出使用以 In、 Sn、 Zn 为主要成分且沟道长度 L 为 3μm 且沟 道宽度 W 为 10μm 的氧化物半导体膜以及厚度为 100nm 的栅极绝缘层的晶体管的特性。另 外， Vd 为 10V。
     图 20A 示出意图性地不加热衬底通过溅射法形成以 In、 Sn、 Zn 为主要成分的氧化 2 物半导体膜时的晶体管特性。此时场效应迁移率为 18.8cm /Vsec。另一方面， 通过意图性 地加热衬底形成以 In、 Sn、 Zn 为主要成分的氧化物半导体膜， 可以提高场效应迁移率。图 20B 示出将衬底加热为 200℃来形成以 In、 Sn、 Zn 为主要成分的氧化物半导体膜时的晶体管 2 特性， 此时的场效应迁移率为 32.2cm /Vsec。
     通过在形成以 In、 Sn、 Zn 为主要成分的氧化物半导体膜之后进行热处理， 可以进 一步提高场效应迁移率。图 20C 示出在 200℃下通过溅射形成以 In、 Sn、 Zn 为主要成分的 氧化物半导体膜之后进行 650℃的热处理时的晶体管特性。此时场效应迁移率为 34.5cm2/ Vsec。
     通过意图性地加热衬底， 可以期待降低溅射成膜中的水分被引入到氧化物半导体 膜中的效果。此外， 通过在成膜后进行热处理， 还可以从氧化物半导体膜中释放而去除氢、 羟基或水分， 如上述那样可以提高场效应迁移率。上述场效应迁移率的提高可以认为不仅 是因为通过脱水化· 脱氢化去除杂质， 而且因为通过高密度化使原子间距离变短的缘故。 此 外， 通过从氧化物半导体去除杂质而使其 高纯度化， 可以实现结晶化。可以预测到像这样 被高纯度化的非单晶氧化物半导体会能够实现理想的超过 100cm2/Vsec 的场效应迁移率。
     也可以对以 In、 Sn、 Zn 为主要成分的氧化物半导体注入氧离子， 通过热处理释放 该氧化物半导体所含有的氢、 羟基或水分， 在该热处理同时或通过在该热处理之后的热处 理使氧化物半导体晶化。 通过上述晶化或再晶化的处理可以得到结晶性良好的非单晶氧化 物半导体。
     通过意图性地加热衬底进行成膜及 / 或在成膜后进行热处理， 不仅可以提高场效 应迁移率， 而且还有助于实现晶体管的常截止化。将不意图性地加热衬底来形成的以 In、 Sn、 Zn 为主要成分的氧化物半导体膜用作沟道形成区的晶体管有阈值电压漂移到负一侧的 倾向。 然而， 在采用通过意图性地加热衬底来形成的氧化物半导体膜时， 可以解决该阈值电 压的负漂移化的问题。换言之， 阈值电压向晶体管成为常截止的方向漂移， 并且从图 20A 和 图 20B 的对比也可以确认到该倾向。
     另外， 也可以通过改变 In、 Sn 及 Zn 的比率来控制阈值电压， 作为组成比采用 In ∶ Sn ∶ Zn ＝ 2 ∶ 1 ∶ 3 来可以实现晶体管的常截止化。另外， 通过作为靶材的组成比 采用 In ∶ Sn ∶ Zn ＝ 2 ∶ 1 ∶ 3， 可以获得结晶性高的氧化物半导体膜。
     将意图性的衬底加热温度或热处理温度设定为 150℃以上， 优选设定为 200℃以 上， 更优选设定为 400℃以上。通过在更高的温度下进行成膜或进行热处理， 可以实现晶体管的常截止化。
     另外， 通过意图性地加热衬底来形成膜及 / 或在成膜后进行热处理， 可以提高对 于栅极偏压· 应力的稳定性。例如， 在 2MV/cm， 150℃且一个小时施加的条件下， 可以使漂移 分别为小于 ±1.5V， 优选为小于 ±1.0V。
     实际上， 对在形成氧化物半导体膜后不进行加热处理的样品 1 的晶体管和进行了 650℃的加热处理的样品 2 的晶体管进行 BT 测 试。
     首先， 将衬底温度设定为 25℃， 将 Vd 设定为 10V， 而对晶体管的 Vg-Id 特性进行测 量。另外， Vd 示出漏电压 ( 漏极和源极的电位差 )。接着， 将衬底温度设定为 150℃， 将 Vd 设定为 0.1V。然后， 以使施加到栅极绝缘层的电场强度成为 2MV/cm 的方式对 Vg 施加 20V， 一直保持该状态一个小时。接着， 将 Vg 设定为 0V。接着， 将衬底温度设定为 25℃， 将 Vd 设 定为 10V， 而进行晶体管的 Vg-Id 测量。将该测试称为正 BT 测试。
     与此同样， 首先将衬底温度设定为 25℃， 将 Vd 设定为 10V， 对晶体管的 Vg-Id 特性进 行测量。接着， 将衬底温度设定为 150℃， 将 Vd 设定为 0.1V。然后， 以使施加到栅极绝缘层 的电场强度成为 -2MV/cm 的方式对 Vg 施加 -20V， 一直保持该状态一个小时。接着， 将 Vg 设 定为 0V。接着， 将衬底温度设定为 25℃， 将 Vd 设定为 10V， 对晶体管的 Vg-Id 进行测量。将 该测试称为负 BT 测试。
     图 21A 示出样品 1 的正 BT 测试的结果， 而图 21B 示出负 BT 测试的结果。另外， 图 22A 示出样品 2 的正 BT 测试的结果， 而图 22B 示出负 BT 测试的结果。
     样品 1 的因正 BT 测试及负 BT 测试而发生的阈值电压变动分别为 1.80V 及 -0.42V。 另外， 样品 2 的因正 BT 测试及负 BT 测试而发生的阈值电压变动分别为 0.79V 及 0.76V。样 品 1 及样品 2 的 BT 测试前后的阈值电压变动都小， 由此可知其可靠性高。
     热处理可以在氧气氛中进行， 但是也可以首先在氮、 惰性气体或减压下进行热处 理之后在含有氧的气氛中进行热处理。通过在首先进行脱水化· 脱氢化之后将氧添加到氧 化物半导体， 可以进一步提高热处理的效果。此外， 作为后面添加氧的方法， 也可以采用以 电场加速氧离子并将其注入到氧化物半导体膜中的方法。
     虽然在氧化物半导体中及该氧化物半导体与接触于该氧化物半导体的膜的界面 容易产生由氧缺陷导致的缺陷， 但是通过该热处理使氧化物半导体中含有过剩的氧， 可以 利用过剩的氧补充不断产 生的氧缺陷。 过剩的氧是主要存在于晶格间的氧， 并且通过将该 16 3 20 3 氧浓度设定为 1×10 /cm 以上且 2×10 /cm 以下， 可以在不使结晶变歪等的状态下使氧 化物半导体中含有氧。
     此外， 通过热处理至少在氧化物半导体的一部分中含有结晶， 可以获得更稳定的 氧化物半导体膜。例如， 在使用组成比为 In ∶ Sn ∶ Zn ＝ 1 ∶ 1 ∶ 1 的靶材， 意图性地 不加热衬底而进行溅射成膜来形成的氧化物半导体膜中， 通过利用 X 线衍射 (XRD ： X-Ray Diffraction) 观察到光晕图案 (halo pattern)。通过对该所形成的氧化物半导体膜进行 热处理， 可以使其结晶化。虽然热处理温度是任意的温度， 但是例如通过进行 650℃的热处 理， 可以利用 X 线衍射观察到明确的衍射峰值。
     实际进行 In-Sn-Zn-O 膜的 XRD 分析。作为 XRD 衍射， 使用 BrukerAXS 公司制造的 X 线衍射装置 D8ADVANCE 并利用平面外 (Out-of-Plane) 法来进行测量。
     作为进行 XRD 分析的样品， 准备样品 A 及样品 B。以下说明样品 A 及样品 B 的制造方法。 在完成了脱氢化处理的石英衬底上形成厚度为 100nm 的 In-Sn-Zn-O 膜。
     在氧气氛下使用溅射装置以 100W(DC) 的功率来形成 In-Sn-Zn-O 膜。作为靶材使 用原子数比为 In ∶ Sn ∶ Zn ＝ 1 ∶ 1 ∶ 1 的 In-Sn-Zn-O 靶材。另外， 将成膜时的衬底加 热温度设定为 200℃。通过上述步骤制造的样品为样品 A。
     接着， 对以与样品 A 相同的方法制造的样品以 650℃的温度进行加热处理。首先， 在氮气氛下进行一个小时的加热处理， 然后不降低温度地在氧气氛下再进行一个小时的加 热处理。通过上述步骤制造的样品为样品 B。
     图 25 示出样品 A 及样品 B 的 XRD 光谱。在样品 A 中没有观测到起因于结晶的峰 值， 但是在样品 B 中当 2θ 为 35deg 近旁及 37deg 至 38deg 时观察到起因于结晶的峰值。
     像这样， 通过在形成以 In、 Sn、 Zn 为主要成分的氧化物半导体时意图性地进行加 热及 / 或在成膜后进行加热处理， 可以提高晶体管特性。
     该衬底加热或热处理起到不使膜中含有对于氧化物半导体来说是恶性杂质的氢 或羟基或者从膜中去除该杂质的作用。换言之， 通过去除在氧化物半导体中成为施主杂质 的氢来可以实现高纯度化， 由此可以实现晶体管的常截止化， 并且通过氧化物半导体被高 纯度化来可以使截止电流为 1aA/μm 以下。在此， 上述截止电流值的每单位示出每沟道宽 度 1μm 的电流值。
     图 26 示出晶体管的截止电流与测量时的衬底温度 ( 绝对温度 ) 的倒数的关系。 在 此， 为了方便起见， 横轴表示测量时的衬底温度的倒数乘以 1000 而得到的数值 (1000/T)。
     具 体 而 言， 如 图 26 所 示 那 样， 当 衬 底 温 度 为 125 ℃ (398.15K) 时 可 以 将 截 止 -18 电 流 设 定 为 1aA/μm(1×10 A/μm) 以 下， 当 衬 底 温 度 为 85 ℃ (358.15K) 时 设 定 为 -19 100zA/μm(1×10 A/μm) 以 下， 当 衬 底 温 度 为 室 温 (27 ℃， 300.15K) 时 设 定 为 1zA/ -21 μm(1×10 A/μm) 以 下。 优 选 地， 当 衬 底 温 度 为 125 ℃ 时 可 以 将 其 设 定 为 0.1aA/ -19 μm(1×10 A/μm) 以下， 当 85 ℃时设定为 10zA/μm(1×10-20A/μm) 以下， 当室温时设定 -22 为 0.1zA/μm(1×10 A/μm) 以下。
     当然， 为了防止当形成氧化物半导体膜时氢或水分混入到膜中， 优选充分抑制来 自成膜室外部的泄漏或来自成膜室内壁的脱气来实现溅射气体的高纯度化。例如， 为了防 止水分被包含在膜中， 作为溅射气体优选使用其露点为 -70℃以下的气体。另外， 优选使用 靶材本身不含有氢或水分等杂质的被高纯度化的靶材。以 In、 Sn、 Zn 为主要成分的氧化物 半导体可以通过热处理去除膜中的水分， 但是与以 In、 Ga、 Zn 为主要成分的氧化物半导体 相比水分的释放温度高， 所以优选形成原本就不含有水分的膜。
     另外， 在使用形成氧化物半导体膜之后进行 650℃的加热处理 的样品 B 的晶体管 中， 对衬底温度与电特性的关系进行评价。
     用于测量的晶体管的沟道长度 L 为 3μm， 沟道宽度 W 为 10μm， Lov 为 0μm， dW 为 0μm。 另外， 将 Vd 设定为 10V。 此外， 在衬底温度为 -40℃， -25℃， 25℃， 75℃， 125℃及 150℃ 下进行测量。 在此， 在晶体管中， 将栅电极与一对电极重叠的宽度称为 Lov， 并且将从氧化物 半导体膜超出的一对电极称为 dW。
     图 23 示出 Id( 实线 ) 及场效应迁移率 ( 虚线 ) 的 Vg 依赖性。另外， 图 24A 示出衬 底温度与阈值电压的关系， 而图 24B 示出衬底温度与场效应迁移率的关系。
     根据图 24A 可知衬底温度越高阈值电压越低。 另外， 作为其范围， 在 -40℃至 150℃ 的衬底温度下阈值电压为 1.09V 至 -0.23V。
     此外， 根据图 24B 可知衬底温度越高场效应迁移率越低。另外， 作为其范围， 2 2 在 -40℃至 150℃的衬底温度下， 场效应迁移率为 36cm /Vs 至 32cm /Vs。由此， 可知在上述 温度范围内电特性变动较小。
     在将上述那样的以 In、 Sn、 Zn 为主要成分的氧化物半导体用于沟道形成区的晶体 管中， 可以在将截止电流保持为 1aA/μm 以下的状态下， 将场效应迁移率设定为 30cm2/Vsec 以上， 优选设定为 40cm2/Vsec 以上， 更优选设定为 60cm2/Vsec 以上， 而满足 LSI 所要求的导 通电流值。例如， 在 L/W ＝ 33nm/40nm 的 FET 中， 当栅电压为 2.7V， 漏电压为 1.0V 时， 可以 流过 12μA 以上的导通电流。另外， 在晶体管的工作所需要的温度范围内也可以确保足够 的电特性。当具有这种特性时， 即使在使用 Si 半导体制造的集成电路中混装有使用氧化物 半导体形成的晶体管， 也可以实现具有新的功能的集成电路而不用牺牲工作速度。
     实施例 1
     在本实施例中， 参照图 27A 和图 27B 等对将 In-Sn-Zn-O 膜用于氧化物半导体膜的 晶体管的一个例子进行说明。 图 27A 和图 27B 是共面型的顶栅顶接触结构的晶体管的俯视图以及截面图。图 27A 示出晶体管的俯视图。另外， 图 27B 示出对应于图 27A 的链式线 A-B 的截面 A-B。
     图 27B 所示的晶体管包括 ： 衬底 1100 ； 设置在衬底 1100 上的基底绝缘膜 1102 ； 设 置在基底绝缘膜 1102 附近的保护绝缘膜 1104 ； 设置在基底绝缘膜 1102 及保护绝缘膜 1104 上的具有高电阻区 1106a 及低电阻区 1106b 的氧化物半导体膜 1106 ； 设置在氧化物半导体 膜 1106 上的栅极绝缘层 1108 ； 以隔着栅极绝缘层 1108 与氧化物半导体膜 1106 重叠的方 式设置的栅电极 1110 ； 与栅电极 1110 的侧面接触地设置的侧壁绝缘膜 1112 ； 至少与低电 阻区 1106b 接触地设置的一对电极 1114 ； 以至少覆盖氧化物半导体膜 1106、 栅电极 1110 及 一对电极 1114 的方式设置的层间绝缘层 1116 ； 以及以通过设置在层间绝缘层 1116 中的开 口部至少与一对电极 1114 中的一方连接的方式设置的布线 1118。
     另外， 虽然未图示， 但是还可以包括覆盖层间绝缘层 1116 及布线 1118 地设置的保 护膜。通过设置该保护膜， 可以降低因层间绝缘层 1116 的表面传导而产生的微小泄漏电 流， 而可以降低晶体管的截止电流。
     实施例 2
     在本实施例中， 示出与上述不同的将 In-Sn-Zn-O 膜用于氧化物半导体膜的晶体 管的另一个例子。
     图 28A 和图 28B 是示出在本实施例中制造的晶体管的结构的俯视图以及截面图。 图 28A 是晶体管的俯视图。另外， 图 28B 是对应于图 28A 的链式线 A-B 的截面图。
     图 28B 所示的晶体管包括 ： 衬底 600 ； 设置在衬底 600 上的基底绝缘膜 602 ； 设置在 基底绝缘膜 602 上的氧化物半导体膜 606 ； 与氧化物半导体膜 606 接触的一对电极 614 ； 设 置在氧化物半导体膜 606 及一对电极 614 上的栅极绝缘层 608 ； 以隔着栅极绝缘层 608 与 氧化物半导体膜 606 重叠的方式设置的栅电极 610 ； 覆盖栅极绝缘层 608 及栅电极 610 地 设置的层间绝缘膜 616 ； 通过设置在层间绝缘膜 616 中的开口部与一对电极 614 连接的布 线 618 ； 以及以覆盖层间绝缘膜 616 及布线 618 的方式设置的保护膜 620。
     作为衬底 600 使用玻璃衬底， 作为基底绝缘膜 602 使用氧化硅膜， 作为氧化物半导 体膜 606 使用 In-Sn-Zn-O 膜， 作为一对电极 614 使用钨膜， 作为栅极绝缘层 608 使用氧化 硅膜， 作为栅电极 610 使用氮化钽膜和钨膜的叠层结构， 作为层间绝缘膜 616 使用氧氮化 硅膜和聚酰亚胺膜的叠层结构， 作为布线 618 使用按顺序层叠有钛膜、 铝膜、 钛膜的叠层结 构， 作为保护膜 620 使用聚酰亚胺膜。
     另外， 在具有图 28A 所示的结构的晶体管中， 将栅电极 610 与一对电极 614 重叠的 宽度称为 Lov。同样地， 将从氧化物半导体膜 606 超出的一对电极 614 称为 dW。
     符号说明
     160 晶体管
     162 晶体管
     164 电容元件
     170 存储单元
     190 第一驱动电路
     192 第二驱动电路
     194 源极线转换电路 。