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1、(10)申请公布号 CN 103376399 A (43)申请公布日 2013.10.30 CN 103376399 A *CN103376399A* (21)申请号 201210122818.1 (22)申请日 2012.04.24 G01R 31/28(2006.01) (71)申请人 北京兆易创新科技股份有限公司 地址 100083 北京市海淀区学院路 30 号科 大天工大厦 A 座 12 层 (72)发明人 刘会娟 胡洪 (74)专利代理机构 北京科龙寰宇知识产权代理 有限责任公司 11139 代理人 孙皓晨 张爱莲 (54) 发明名称 一种逻辑电路 (57) 摘要 本发明涉及一种逻辑。
2、电路。 该逻辑电路包括 ： DFT管理器、 RTL电路和全定制逻辑电路 ； DFT管理 器分别向 RTL 电路和全定制逻辑电路发送测试控 制信号 ； RTL 电路和全定制逻辑电路分别与测试 平台相连 ； 在 DFT 管理器送来的测试控制信号的 控制下， RTL 电路和全定制逻辑电路中各寄存器 受到测试平台的触发而向其返回测试结果 ； 测试 平台根据 RTL 电路和全定制逻辑电路各自的测试 结果来判断所有寄存器的可测性设计情况 ； RTL 电路与全定制逻辑电路相连。本发明能利用外接 的测试平台对该逻辑电路中所有寄存器的可测性 设计情况进行检验。 (51)Int.Cl. 权利要求书 1 页 说明书。
3、 4 页 附图 1 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图1页 (10)申请公布号 CN 103376399 A CN 103376399 A *CN103376399A* 1/1 页 2 1. 一种逻辑电路， 该逻辑电路中所有寄存器的可测性设计情况可通过外接的测试平台 进行检验 ； 其特征在于， 该逻辑电路包括 ： 可测性设计 DFT 管理器、 寄存器传输级数字电路 RTL 电路以及全定制逻辑电路 ； 所述DFT管理器分别与所述RTL电路和所述全定制逻辑电路相连， 用于分别向所述RTL 电路和所述全定制逻辑电路发送测试控制信号 ； 所。
4、述 RTL 电路和所述全定制逻辑电路分别与所述测试平台相连 ； 在所述 DFT 管理器送 来的所述测试控制信号的控制下， 所述 RTL 电路中的各寄存器受到所述测试平台的触发而 向所述测试平台返回测试结果 ； 在所述 DFT 管理器送来的所述测试控制信号的控制下， 所 述全定制逻辑电路中的各寄存器受到所述测试平台的触发而向所述测试平台返回测试结 果 ； 所述测试平台根据所述 RTL 电路和所述全定制逻辑电路各自的测试结果来判断所有寄 存器的可测性设计情况 ； 所述 RTL 电路与所述全定制逻辑电路相连。 2.根据权利要求1所述的逻辑电路， 其特征在于， 还包括分别与所述RTL电路和所述全 定制。
5、逻辑电路相连的时钟管理器， 用于实现所述 RTL 电路和所述全定制逻辑电路的时钟同 步。 3. 根据权利要求 1 所述的逻辑电路， 其特征在于， 还包括复用管脚 ； 所述 RTL 电路和所述全定制逻辑电路分别通过所述复用管脚与所述测试平台相连。 4. 根据权利要求 1 所述的逻辑电路， 其特征在于， 还包括与所述 DFT 管理器相连的 DFT 平台， 用于向所述 DFT 管理器提供控制程序。 5.根据权利要求1所述的逻辑电路， 其特征在于， 所述RTL电路包括一一对应的寄存器 和测试端口 ； 每个寄存器通过其对应的测试端口与所述测试平台相连。 6. 根据权利要求 1 所述的逻辑电路， 其特征在。
6、于， 所述全定制逻辑电路包括一一对应 的寄存器和测试端口 ； 每个寄存器通过其对应的测试端口与所述测试平台相连。 权 利 要 求 书 CN 103376399 A 2 1/4 页 3 一种逻辑电路 技术领域 0001 本发明涉及逻辑电路设计技术领域， 特别是涉及一种逻辑电路。 背景技术 0002 随着集成电路 (IC) 技术的发展， IC 产品的更新换代速度越来越快， 目前已远远超 出了摩尔定律的限定。 为了提高产品的竞争力， 各厂商想方设法提高产品的质量， 为贯彻这 一工作思路， 厂商纷纷开始对逻辑电路进行可测性设计， 但是， 目前还没有对逻辑电路中所 有寄存器的可测性设计情况进行检验的技术。
7、。 发明内容 0003 本发明所要解决的技术问题是提供一种逻辑电路， 能利用外接的测试平台对该逻 辑电路中所有寄存器的可测性设计情况进行检验。 0004 本发明解决上述技术问题的技术方案如下 ： 一种逻辑电路， 该逻辑电路中所有寄 存器的可测性设计情况可通过外接的测试平台进行检验 ； 该逻辑电路包括 ： 可测性设计 DFT 管理器、 寄存器传输级数字电路 RTL 电路以及全定制逻辑电路 ； 0005 所述 DFT 管理器分别与所述 RTL 电路和所述全定制逻辑电路相连， 用于分别向所 述 RTL 电路和所述全定制逻辑电路发送测试控制信号 ； 0006 所述 RTL 电路和所述全定制逻辑电路分别。
8、与所述测试平台相连 ； 在所述 DFT 管理 器送来的所述测试控制信号的控制下， 所述 RTL 电路中的各寄存器受到所述测试平台的触 发而向所述测试平台返回测试结果 ； 在所述 DFT 管理器送来的所述测试控制信号的控制 下， 所述全定制逻辑电路中的各寄存器受到所述测试平台的触发而向所述测试平台返回测 试结果 ； 所述测试平台根据所述 RTL 电路和所述全定制逻辑电路各自的测试结果来判断所 有寄存器的可测性设计情况 ； 0007 所述 RTL 电路与所述全定制逻辑电路相连。 0008 本发明的有益效果是 ： 本发明所涉及的逻辑电路的设计包括 RTL 和全定制逻辑电 路两部分的设计， 上述的RT。
9、L包括本发明中的RTL电路和DFT管理器。 在DFT管理器送来的 测试控制信号的控制下， RTL 电路和全定制逻辑电路中的各寄存器可分别受到测试平台的 触发而向其返回测试结果， 这样， 测试平台就可以根据 RTL 电路和全定制逻辑电路分别送 来的测试结果来判断该逻辑电路中所有寄存器的可测性设计情况， 并将判断结果输出。可 见， 本发明能够实现对逻辑电路中所有寄存器的可测性设计情况的检验， 可为改进产品的 设计技术提供依据， 进而提高产品的质量。 0009 在上述技术方案的基础上， 本发明还可以做如下改进 ： 0010 进一步， 还包括分别与所述 RTL 电路和所述全定制逻辑电路相连的时钟管理器。
10、， 用于实现所述 RTL 电路和所述全定制逻辑电路的时钟同步。 0011 进一步， 还包括复用管脚 ； 0012 所述 RTL 电路和所述全定制逻辑电路分别通过所述复用管脚与所述测试平台相 说 明 书 CN 103376399 A 3 2/4 页 4 连。 0013 进一步， 还包括与所述 DFT 管理器相连的 DFT 平台， 用于向所述 DFT 管理器提供控 制程序。 0014 进一步， 所述 RTL 电路包括一一对应的寄存器和测试端口 ； 0015 每个寄存器通过其对应的测试端口与所述测试平台相连。 0016 进一步， 所述全定制逻辑电路包括一一对应的寄存器和测试端口 ； 0017 每个寄。
11、存器通过其对应的测试端口与所述测试平台相连。 附图说明 0018 图 1 为本发明提出的逻辑电路的结构图 ； 0019 图 2 为本发明提出的逻辑电路中的寄存器的结构图。 具体实施方式 0020 以下结合附图对本发明的原理和特征进行描述， 所举实例只用于解释本发明， 并 非用于限定本发明的范围。 0021 本发明所涉及的逻辑电路的设计包括设计 RTL 和设计全定制逻辑电路这两部分， 上述的 RTL 是寄存器传输级数字电路的缩写， 而全定制逻辑电路则是根据产品的功能要 求， 利用设计工具设计得到的由MOS管连接而成的电路。 RTL和全定制逻辑电路这两种硬件 的区别在于 ： 在实现逻辑控制 ( 例。
12、如读写的时序等 ) 的过程中， 如果逻辑量较大， 无法用全 定制逻辑电路实现， 或者用全定制逻辑电路实现后的性能不能满足要求时， 就需要借助 RTL 来实现 ； 用 RTL 实现的原理是通过硬件描述语言 ( 如 Verilog、 VHDL 等 ) 来实现控制功能描 述， 最后利用工具映射为硬件电路。 0022 本发明提出了一种逻辑电路， 图 1 为该逻辑电路的结构图。该逻辑电路包括两个 以上的寄存器， 所有寄存器的可测性设计 (DFT) 情况可通过外接的测试平台 ( 如图 1 中的 标号 106 所示 ) 进行检验。 0023 如图 1 所示， 该逻辑电路包括 ： DFT 管理器 101、 R。
13、TL 电路 102 以及全定制逻辑电路 104， 其中， RTL 电路 102 和 DFT 管理器 101 构成了上述的 RTL。 0024 图 1 中， DFT 管理器 101 分别与 RTL 电路 102 和全定制逻辑电路 104 相连， 用于分 别向 RTL 电路 102 和全定制逻辑电路 104 发送测试控制信号， 从而分别控制 RTL 电路 102 和全定制逻辑电路 104 的工作。当然， 本发明中的测试控制信号是基于 DFT 的信号。 0025 RTL 电路 102 和全定制逻辑电路 104 均包括若干个寄存器， 这属于公知常识。如 图 1 所示， RTL 电路 102 和全定制逻。
14、辑电路 104 分别与测试平台 106 相连。这样， 在 DFT 管 理器 101 送来的测试控制信号的控制下， RTL 电路 102 中的各寄存器受到测试平台 106 的 触发而向测试平台 106 返回测试结果， 该测试结果即作为 RTL 电路 102 的测试结果供测试 平台 106 判断使用 ； 在 DFT 管理器 101 送来的测试控制信号的控制下， 全定制逻辑电路 104 中的各寄存器受到测试平台 106 的触发而向测试平台 106 返回测试结果， 该测试结果即作 为全定制逻辑电路 104 的测试结果供测试平台 106 判断使用 ； 测试平台 106 根据 RTL 电路 102 和全定。
15、制逻辑电路 104 各自的测试结果来判断该逻辑电路中所有寄存器的可测性设计 情况， 具体的， 测试平台 106 是将 RTL 电路 102 和全定制逻辑电路 104 各自的测试结果与预 说 明 书 CN 103376399 A 4 3/4 页 5 期结果作比较， 从而判断所有寄存器的可测性设计是否合格， 这样， 测试平台 106 可将判断 结果输出作为设计者改进逻辑电路生产技术的依据。 0026 本发明中， RTL 电路 102 中的各寄存器在受到触发后， 是独立向测试平台 106 返回 测试结果的， 同样， 全定制逻辑电路 104 中的各寄存器在受到触发后， 也是独立向测试平台 106 返回。
16、测试结果的。如果 RTL 电路 102 中的某个寄存器受到测试平台 106 的触发， 其返 回给测试平台 106 的测试结果可以为该寄存器中当前存储的数据， 也可以为某个固定的电 平， 或者为其他形式的可被测试平台 106 所识别的信号， 如果 RTL 电路 102 中的某个寄存器 未受到触发， 则不向测试平台 106 返回任何信号， 这样， 测试平台 106 根据 RTL 电路 102 送 来的测试结果就可以判断 RTL 电路 102 中的所有寄存器是否已全部受到触发， 进而确定这 些寄存器的可测性情况。测试平台 106 对 RTL 电路 102 中所有寄存器的触发可以看作是一 种 “遍历”。
17、 。 0027 同样， 如果全定制逻辑电路 104 中的某个寄存器受到测试平台 106 的触发， 其返 回给测试平台 106 的测试结果也可以为该寄存器中当前存储的数据， 或者为某个固定的电 平， 或者为其他形式的可被测试平台106识别的信号， 如果全定制逻辑电路104中的某个寄 存器未受到触发， 则不返回任何信号， 这样， 测试平台 106 根据全定制逻辑电路 104 送来的 测试结果就可以判断其中的所有寄存器是否已全部受到触发， 进而确定这些寄存器的可测 性情况。而测试平台 106 对全定制逻辑电路 104 中所有寄存器的触发也可以看作是一种 “遍历” 。 0028 本发明中， 上述的对每。
18、个寄存器的触发意味着触发该寄存器输入端的时钟和数据 输入端， 从而使该寄存器处于工作状态。这样， 所有寄存器的 “可测性” 可以认为是综合了 测试平台 106 对 RTL 电路 102 中所有寄存器的可触发性以及测试平台 106 对全定制逻辑电 路 104 中所有寄存器的可触发性。 0029 本发明中的 RTL 电路 102 与全定制逻辑电路 104 相连， 利用该连接关系， RTL 电路 102与全定制逻辑电路104可实现地址、 数据、 指令以及控制信号的交互， 这样， RTL电路102 可在一定程度上实现对全定制逻辑电路 104 的控制。 0030 由此可见， 本发明中， 在 DFT 管理。
19、器送来的测试控制信号的控制下， RTL 电路和全 定制逻辑电路中的各寄存器可分别受到测试平台的触发而向其返回测试结果， 这样， 测试 平台就可以根据 RTL 电路和全定制逻辑电路分别送来的测试结果来判断该逻辑电路中所 有寄存器的可测性设计情况， 并将判断结果输出。 可见， 本发明能够实现对逻辑电路中所有 寄存器的可测性设计情况的检验， 可为改进产品的设计工艺提供依据， 进而提高产品的质 量。 0031 另外， 本发明的测试过程比较简单， 也有利于降低产品的测试成本， 提高产品的利 润率。 0032 本发明中的 RTL 电路 102 和全定制逻辑电路 104 在工作过程中会出现时钟不同步 的情况。
20、， 如图 1 所示， 该逻辑电路还包括分别与 RTL 电路 102 和全定制逻辑电路 104 相连的 时钟管理器107， 该时钟管理器107用于实现RTL电路102和全定制逻辑电路104的时钟同 步， 从而实现二者在地址、 数据、 指令以及控制信号上的同步， 保证测试的准确性。 0033 该逻辑电路还可以包括复用管脚 108， 如图 1 所示， RTL 电路 102 和全定制逻辑电 路 104 分别通过复用管脚 108 与测试平台 106 相连。该复用管脚 108 的数量可以为一个， 说 明 书 CN 103376399 A 5 4/4 页 6 也可以为多个。该逻辑电路设计完成后可以制作为芯片。
21、的形式， 这里的复用管脚 108 即为 该逻辑电路的芯片外接管脚， 其除了作为 RTL 电路 102 和全定制逻辑电路 104 与测试平台 106 的连接中介之外， 还可以供该逻辑电路与其他外接线路连接使用， 这就是其被称为 “复 用” 管脚的原因。 0034 该逻辑电路还包括与 DFT 管理器 101 相连的 DFT 平台 109， 该 DFT 平台 109 用于向 DFT 管理器 101 提供控制程序。 0035 为了实现对寄存器的触发， 该逻辑电路中的 RTL 电路 102 可以包括 n 对一一对应 的寄存器和测试端口， 这里的 n 为不小于 1 的整数， 其中， 每个寄存器通过其对应的。
22、测试端 口与测试平台106相连， 进一步， 每个寄存器可依次通过其对应的测试端口和图1中的复用 管脚 108 进而与测试平台 106 相连。 0036 同样， 全定制逻辑电路104也可以包括m对一一对应的寄存器和测试端口， 其中的 m 也为不小于 1 的整数。在全定制逻辑电路 104 中， 每个寄存器通过其对应的测试端口与 测试平台106相连， 进一步， 每个寄存器可依次通过其对应的测试端口和图1中的复用管脚 108 进而与测试平台 106 相连。 0037 为了对 RTL 电路 102 和全定制逻辑电路 104 中的寄存器以及测试端口进行区别， 本发明可将 RTL 电路 102 中的寄存器和。
23、测试端口分别称为 RTL 寄存器和 RTL 测试端口， 将 全定制逻辑电路 104 中的寄存器和测试端口分别称为全定制寄存器和全定制测试端口。上 述的 RTL 测试端口和全定制测试端口是本发明在现有的寄存器结构基础上增加的结构， 其 专门用于对其对应的寄存器的触发。 0038 图 2 为本发明提出的逻辑电路中的寄存器的结构图。该图中的寄存器 201 与测试 端口 202 一一对应。寄存器 201 及与其对应的测试端口 202 既可以表示上述的 RTL 寄存器 和 RTL 测试端口， 又可以表示上述的全定制寄存器和全定制测试端口。图 2 中的外部电路 203 表示图 1 中的复用管脚 108 及。
24、与其相连的测试平台 106。 0039 图 2 中， 各测试端口 202 之间的连接关系可以为并联、 串联或者其他任意连接关 系， 例如通过总线来与图 2 中的外部电路 203 相连。 0040 由此可见， 本发明具有以下优点 ： 0041 (1) 本发明所涉及的逻辑电路的设计包括 RTL 和全定制逻辑电路两部分的设计， 上述的 RTL 包括本发明中的 RTL 电路和 DFT 管理器。在 DFT 管理器送来的测试控制信号的 控制下， RTL 电路和全定制逻辑电路中的各寄存器可分别受到测试平台的触发而向其返回 测试结果， 这样， 测试平台就可以根据 RTL 电路和全定制逻辑电路分别送来的测试结果。
25、来 判断该逻辑电路中所有寄存器的可测性设计情况， 并将判断结果输出。可见， 本发明能够 实现对逻辑电路中所有寄存器的可测性设计情况的检验， 可为改进产品的设计技术提供依 据， 进而提高产品的质量。 0042 (2) 本发明的测试过程比较简单， 有利于降低逻辑电路的测试成本， 提高产品的利 润率。 0043 (3) 本发明设置了分别与 RTL 电路和全定制逻辑电路分别相连的时钟管理器， 实 现了 RTL 电路和全定制逻辑电路的时钟同步， 保证了测试的准确性。 0044 以上所述仅为本发明的较佳实施例， 并不用以限制本发明， 凡在本发明的精神和 原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。 说 明 书 CN 103376399 A 6 1/1 页 7 图 1 图 2 说 明 书 附 图 CN 103376399 A 7 。