半导体器件的制造方法 本发明涉及多层布线构造中半导体器件的制造方法，特别是涉及去除连接在金属布线侧面上形成的布线材料扩散防止膜的层间连接孔的部分的制造方法。
用图来详细说明已有技术。图13(1)示出多层布线构造的半导体器件，图13(2)示出图13(1)的剖视图。在下层1291上形成的以铜为主要成分的金属布线1201的周围，形成为防止铜原子向层间绝缘膜1221扩散的铜扩散防止膜1211及1212。如果没有该铜扩散防止膜，则铜流向周围的层间绝缘膜，引起半导体元件的特性劣化，因此，在使用铜作为布线材料的场合，前述铜扩散防止膜是必不可缺的。
如图14所示，在图13的状态的半导体器件的所有面上形成铜扩散防止膜1213。在图15的层间绝缘膜1092上形成的层间连接孔1205和1206，以及在上层1293上形成的布线沟1294，均埋入以铜为主成分地布线材料(未图示)，由此，制造有多层布线构造的半导体器件。
图15是图14的半导体器件的层间连接孔1205和1206以及布线沟1294中埋入以铜为主成分的布线材料之后的层间连接孔1205附近的放大剖视图。如图15所示，在层间连接孔1205的底部1299有铜扩散防止膜。由于铜的扩散速度极慢，在如图15中的电流I1流动的场合，这一铜扩散防止膜妨碍了由电流流动产生的铜原子的移动，因此，在布线内1200和1201及层间连接孔内1205引起空隙(布线材料移动到布线中，在布线内引起的空隙现象)和希罗克斯电阻合金(ヒロツク)(布线材料在布线外发现的现象)，由此成为布线及层间连接孔的断线原因，因此缩短了布线寿命。而且，在铜扩散防止膜的电阻率比以铜为主成分的金属布线1200和1201的电阻率来得大的场合，造成层间连接孔1205的电阻增加。
如上所述，多层布线构造的半导体器件中使用以铜为主要成分的金属布线的场合，为防止前述金属布线中含有的铜原子向周围扩散，必须在前述金属布线的周围形成铜扩散防止膜。然而，如前述那样的布线构造的场合，这种铜扩散防止膜会招致由电子迁移而引起的断线和层间连接孔部分电阻增加的问题。
本发明的目的在于，通过除去层间连接孔底部的铜扩散防止膜，提供能使布线的长寿命化和连接孔底部的电阻值降低的半导体器件的制造方法。
为达到上述目的，本发明的特征在于，不采用掩膜材料而用各向异性蚀刻法除去层间连接孔底部的铜扩散防止膜的时候，将不想除去的铜扩散防止膜部分的铜扩散防止膜膜厚做得比层间连接孔底部的铜扩散防止膜的膜厚还要厚，借此，除去要想除去的铜扩散防止膜。
本发明能保留不想除去部分的铜扩散防止膜，而除去层间连接孔底部的铜扩散防止膜，因此，能解决因存在层间连接孔底部的铜扩散防止膜而引起的电子迁移和层间连接孔部分的电阻增大的问题。
图1表示本发明实施例1的半导体器件的制造工艺剖视图。
图2表示本发明实施例1的半导体器件的制造工艺剖视图。
图3表示本发明实施例1的半导体器件的制造工艺剖视图。
图4表示本发明实施例1的半导体器件的制造工艺剖视图。
图5表示本发明实施例2的半导体器件的制造工艺剖视图。
图6表示本发明实施例2的半导体器件的制造工艺剖视图。
图7表示本发明实施例3的半导体器件的制造工艺剖视图。
图8表示本发明实施例3的半导体器件的制造工艺剖视图。
图9表示本发明实施例3的半导体器件的制造工艺剖视图。
图10表示本发明实施例3的半导体器件的制造工艺剖视图。
图11表示本发明实施例4的半导体器件的制造工艺剖视图。
图12表示本发明实施例5的半导体器件的制造工艺剖视图。
图13表示以往的具有多层布线构造的半导体器件的制造工艺剖视图。
图14表示以往的具有多层布线构造的半导体器件的制造工艺剖视图。
图15表示以往的具有多层布线构造的半导体器件的层间连接孔附近的放大剖视图。
下面，参照附图对本发明的实施例进行说明。
实施例1
如图1(1)所示，用VCD法在半导体基片上形成由厚度为100μm左右的氮化硅构成的蚀刻阻挡膜100，在前述蚀刻阻挡膜100上用VCD法形成厚度为0.2～1.0μm左右的二氧化硅组成的层间绝缘膜105，在前述层间绝缘膜105上用一般的光刻法和各向异性蚀刻法形成布线沟110，用溅射法或VCD法在前述布线沟110的内面和前述层间绝缘膜105的表示形成厚为50nm左右的氮化硅组成的铜扩散防止膜115，在所述铜扩散防止膜115上用溅射法形成以铜为主要成分的布线材料120之后，用后退手段使之后退(进行研磨)直至露出所述层间绝缘膜105，在所述布线沟110上形成铜扩散防止膜和以铜为主要成分的金属布线(以下包括由纯铜构成的金属布线)，由此，形成作为布线使用的下层191。
这里，蚀刻阻挡膜中一般具有由二氧化硅组成的层间绝缘膜和足够好的蚀刻选择比，而且采用绝缘性优良的氮化硅。
后退手段中采用各向异性和加工控制性优良的蚀刻法或是利用活性种的化学蚀刻法(RIE法)。
在不想对半导体器件加多余热量时，也可用CMP装置研磨进行后退除去。
形成于布线沟内110的铜扩散防止膜，虽然使用能简便成膜的氮化硅膜是最有效果的一种，但铜是扩散速度极慢的一种材料，故也可采用电阻率高的非晶钛SiN、非晶钨SiN、氮化钛、钨、钽等。
其次如图1(2)所示，在层间绝缘膜105的上面用溅射法或CVD法形成厚50nm、由氮化硅组成的铜扩散防止膜125，在所述铜扩散防止膜125上用CVD法形成厚0.5μm左右的由二氧化硅组成的层间绝缘膜130，其上用CVD法形成厚100nm的由氮化硅组成的蚀刻阻挡膜135，再在其上用CVD法形成层间绝缘膜140，对所述层间的绝缘膜140采用一般光刻リングラフィ法和各向异性法形成布线沟145之后，所述布线沟145的内表面和层间绝缘膜140的表面上用CVD法形成厚50nm左右的由氮化硅组成的铜扩散防止膜150，借此，在层间绝缘膜130上面形成作为布线使用的上层192。
接着，如图2所示，在图1(2)的铜扩散防止膜150上涂布保护膜(未图示)，用一般的光刻法对该保护膜制作布线图案，以前述制成的布线图案为掩膜，采用各向异性蚀刻法，依次蚀刻除去铜扩散防止膜150、蚀刻保护膜135、层间绝缘膜130以及铜扩散保护膜125，使露出前述金属布线120，借此，形成连接上层192与下层191的层间连接孔155和160。
然后，如图3所示，对图2状态用CVD法形成厚50nm左右的由氮化硅组成的铜扩散防止膜165。而且这样一来，能够使布线沟底部170的铜扩散防止膜厚比层间连接孔底部175的铜扩散防止膜厚还来得厚(约2倍)，并且层间连接孔155和160的侧面也能形成铜扩散防止膜。
接着，如图4所示，对图3状态，不采用掩膜而采用各向异性蚀刻法除去层间连接孔底部175的铜扩散防止膜。这时，虽然布线沟底部170的铜扩散防止膜的一部分也被除去，但已如前所述，与层间连接孔底部175的铜扩散防止膜相比，布线沟底部170的铜扩散防止膜来得厚，因此，如图4所示，除去层间连接孔底部175的铜扩散防止膜，并能保留布线沟底部170的铜扩散防止膜。然后，在层间连接孔160与155、布线沟145中埋入以铜为主要成分的布线材料，借此，制造有多层布线构造的半导体器件。
如前述构成的本实施形态，因能保留层间连接孔底部以外的铜扩散防止膜，并能除去层间连接孔底部的铜扩散防止膜，所以能够解决因存在层间连接孔底部的铜扩散防止膜而引起的电子迁移与层间连接孔的电阻增加的问题。
实施例2
下面，参照附图对实例2详细地进行说明。如图5(1)所示，在半导体基片上面用CVD法形成厚100nm程度的氮化硅组成的蚀刻阻挡膜500，在所述蚀刻阻挡膜500的上面用CVD法形成厚0.2～1.0μm左右的由二氧化硅组成的层间绝缘膜505，前述层间绝缘膜505上用一般的光刻法及各向异性蚀刻法形成布线沟105，布线沟510的内表面及层间绝缘膜505的表面上用溅射法或CVD法形成厚50nm左右由氮化硅组成的铜扩散防止膜515之后，再在该铜扩散防止膜515上面用溅射法形成以铜为主要成分的布线材料520。
接着如图5(2)所示，用后退手段蚀刻除去铜扩散防止膜515和布线材料520，由此使层间绝缘层505的表面露出，并且也蚀刻除去一部分布线沟510内的铜扩散防止膜515与布线材料520。
这里，采用利用活性种的化学蚀刻法例如反应性离子蚀刻法(以下称作RIE法)作为后退手段。这种RIE法的各向异性与微细加工控制性均优。
其次如图5(3)所示，在露出的层间绝缘膜505与布线材料520的上面用CVD法形成由氮化硅组成的铜扩散防止膜516。
接下来如图5(4)所示，通过用RIE法或CMP装置研磨铜扩散防止膜516，使之后退直至露出所述层间绝缘层505，在布线沟510中形成铜扩散防止膜与以铜为主要成分的金属材料520，由此形成作为布线使用的下层591。
铜扩散防止膜515、516，虽然使用可简便成膜的氮化硅特殊最有效的一种，但铜是扩散速度极慢的一种材料，故也可采用电阻率比氮化硅还要低的非晶钛SiN、非晶钨SiN、氮化钛、钨、钽等。
其次如图6(1)所示，用与实施例1的图1(2)至图4的相同的工序，制造有多层布线构造的半导体器件。
由于本实施例的构成如前所述，因此，与实施例1相同，能保留层间连接孔底部以外的铜扩散防止膜，并除去层间连接孔底部的铜扩散防止膜，因而能够解决因存在层间连接孔底部的铜扩散防止膜而引起的电子迁移与层间连接孔的电阻增加的问题。
而且，本实施例与实施例1不同，由于层间绝缘膜505与530之间不存在铜扩散防止膜、因此如图6(2)所示那样，容易形成比下层591更为下层的连接通孔595。
实施例3
下面参照附图第三对实施例3详细地进行说明。如图7(1)所示，用与实施例1中的图1(1)相同的方法形成下层791。
接着如图7(2)所示，在层间绝缘膜705的上面用溅射法或CVD法形成厚50nm、由氮化硅组成的铜扩散防止膜725，铜扩散防止膜725的上面用CVD法形成厚0.5μm左右的、由二氧化硅组成的层间绝缘膜730，在其上用CVD法形成厚200nm左右的、由氮化硅组成的蚀刻阻挡膜735，采用一般的光刻法与各向异性蚀刻法在前述蚀刻阻挡膜735上制作层间连接孔形成用的布线图案，再在其上用CVD法形成层间绝缘膜740，由此，在层间绝缘膜730上形成作为布线用的上层792。此外，蚀刻阻挡膜735取200nm左右，厚度比实施例1中的更厚(约2倍)。
接着，如图8所示，在图7(2)状态下在层间绝缘膜740上涂布保护膜(未图示)，用一般的光刻法对上述保护膜制作布线图案，以制成布线图案的保护膜为掩膜，用各向异性蚀刻法蚀刻除去层间绝缘膜740，借此，形成布线沟745，与此同时，以蚀刻阻挡膜735为掩膜对层间绝缘膜730进行蚀刻除去，借此，同时形成层间接线孔760与755，使布线材料720的表面露出来。
在该工艺中，由于在形成布线沟745之后连续形成层间连接孔755和760，因此蚀刻阻挡膜735在形成布线沟745时起蚀刻阻挡膜作用，在形成层间连接孔755和760时起掩膜作用。为此，蚀刻阻挡膜735的膜厚在形成层间连接孔755和760时受到蚀刻除去，必须如前述那样将其厚度做得较厚，以免层间绝缘层730露出来，其膜厚决定于蚀刻条件(蚀刻气体种类和蚀刻时间等)和层间连接孔的蚀刻选择比等。
接着如图9所示，对图8的状态用溅射法或CVD法形成厚50nm、由氮化硅组成的铜扩散防止膜765。
接着，如图10所示，对图9的状态，不用掩膜而用各向异性蚀刻法蚀刻除去层间连接孔底部775的铜扩散防止膜765。这时，层间绝缘膜740的上表面和布线沟底部770的铜扩散防止膜765虽也同时被除去，但布线沟底部770由于存在蚀刻阻挡膜735，并不露出层间绝缘膜730。而且，此后在层间连接孔760和755及布线沟745中埋入以铜为主要成分的布线材料，由此，制成多层布线构造的半导体器件。
而且，如前所述，由于蚀刻阻挡膜735由具有防止铜扩散作用的物质(本实施形态中为氮化硅)所组成，因此布线材料中所含有的铜原子不会从布线沟底部770扩散到层间绝缘膜730中。
本实施例如前述构成，因此能除去层间连接孔底部的铜扩散防止膜，从而能解决因存在层间连接孔底部的铜扩散防止膜而引起电子迁移造成断线和层间连接孔的电阻增加的问题。
实施例4
下面，参照附图对实施例4详细地进行说明。如图11所，用与图5(1)至(4)所示完全相同的工艺，在层间绝缘膜1105上形成布线沟1110，在所述布线沟1110中埋入其周围由铜扩散防止膜1116和1115所被覆的布线材料1120，形成下层1191。
采用与实施例3所示的图7(2)至图10所示的完全相同的工艺，制成如图11(2)所示的多层布线构造的半导体器件。
铜扩散防止膜1116，虽然使用可简便成膜的氮化硅是最为有效的一种，但铜是扩散速度极慢的一种材料，故也可采用电阻率比氮化硅还低的非晶钛SiN、非晶钨SiN、氮化钛、钨、钽等。
本实施形态如前述构成，因与实施例3相同，能除去层间连接孔底部的铜扩散防止膜，所以能解决因存在层间连接孔底部的铜扩散防止膜而引起电子迁移造成断线和层间连接孔的电阻增加的问题。
前述的全部实施例，虽然在上层形成的布线沟145和745与下层形成的布线沟110和710是平行的，但也可如图12所示，上层布线1196与下层布线1197位置是扭曲的。
前述的实施例中虽然布线材料的主成份是铜，但也可以用铝作主成分(包括纯铝)。这种场合，使用壁垒金属代替铜扩散防止膜。
半导体器件的设计上，其布线的配置受到限制的场合，希望上层与下层的布线平走。
在下层布线与上层布线平走的场合，为了最短地连接上层布线与下层布线的层间连接，下层布线必须位于上层布线的正下面。然而，在上层和下层的布线做成扭曲位置时，因无其必要而增加了上层与下层的布线的配置自由度。
采用本发明，则因能够除去层间连接孔底部的铜扩散防止膜，所以能解决因存在层间连接孔底部的铜扩散防止膜而造成电子迁移及层间连接孔的电阻增加的问题，并能确实防止铜向层间绝缘膜的扩散。进而增加布线的配置自由度。
为此，本发明能用于要求布线低电阻化、长寿命化、配置自由度增加以及防止向铜等布线材料的周边流出的高集成度的DRAM中。
如前述那样构成的本发明，能够只除去层间连接孔底部的铜扩散防止膜。所以，能够抑制由于存在层间连接孔底部的铜扩散防止膜引起的电子迁移造成布线寿命缩短和层间连接孔的电阻增加使半导体器件的特性劣化。