《多次可编程存储单元及其形成方法.pdf》由会员分享，可在线阅读，更多相关《多次可编程存储单元及其形成方法.pdf（14页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103367368 A (43)申请公布日 2013.10.23 CN 103367368 A *CN103367368A* (21)申请号 201310003937.X (22)申请日 2013.01.06 13/437,503 2012.04.02 US H01L 27/115(2006.01) H01L 21/8247(2006.01) G11C 16/04(2006.01) (71)申请人 台湾积体电路制造股份有限公司 地址 中国台湾新竹 (72)发明人 傅景鸿 柯钧耀 简铎欣 许庭祯 (74)专利代理机构 北京德恒律治知识产权代理 有限公司 11409 代理。
2、人 章社杲 孙征 (54) 发明名称 多次可编程存储单元及其形成方法 (57) 摘要 一种器件， 包括有源区和耦合电容器。电容 器包括第一浮置栅极， 作为耦合电容器的电容器 上极板， 以及掺杂的半导体区， 作为耦合电容器的 电容器下极板。掺杂半导体区包括位于有源区的 表面处的表面部， 以及低于表面部的底面的侧壁 部。侧壁部位于有源区的侧壁上。电容器绝缘体 设置在电容器上极板和电容器下极板之间。电容 器绝缘体包括上部， 以及低于上部的底面的侧壁 部。本发明还提供了多次可编程存储单元及其形 成方法。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 5 页 (1。
3、9)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书6页 附图5页 (10)申请公布号 CN 103367368 A CN 103367368 A *CN103367368A* 1/2 页 2 1. 一种器件， 包括 ： 第一有源区 ； 以及 耦合电容器， 包括 ： 第一浮置栅极， 作为所述耦合电容器的电容器上极板 ； 掺杂半导体区， 作为所述耦合电容器的电容器下极板， 其中， 所述掺杂半导体区包括 ： 表面部， 位于所述第一有源区的表面处 ； 和 侧壁部， 低于所述表面部的底面， 其中， 所述侧壁部位于所述第一有源区的侧壁上 ； 以 及 电容器绝缘体， 位于所述电容。
4、器上极板和所述电容器下极板之间， 其中， 所述电容器绝缘体包括上部以及低于所述上部的底面的侧壁部。 2. 根据权利要求 1 所述的器件， 其中， 所述第一浮置栅极包括 ： 第一部分， 位于所述第一有源区的顶面上方 ； 以及 第二部分， 低于所述第一有源区的所述顶面。 3. 根据权利要求 2 所述的器件， 进一步包括与所述第一有源区相邻的浅沟槽隔离 (STI) 区， 其中， 所述 STI 区包括 ： 第一部分， 与所述掺杂半导体区的侧壁部和所述第一浮置栅极的一部分平齐 ； 以及 第二部分， 位于所述第一浮置栅极的第二部分下方并与所述第一浮置栅极的第二部分 对准。 4. 根据权利要求 2 所述的器。
5、件， 其中， 所述掺杂半导体区进一步延伸至所述第一浮置 栅极的第二部分下方并与所述第一浮置栅极的第二部分对准。 5. 根据权利要求 2 所述的器件， 其中， 所述掺杂半导体区基本上没有延伸至所述第一 浮置栅极的第二部分下方并与所述第一浮置栅极的第二部分对准的部分。 6. 根据权利要求 1 所述的器件， 进一步包括位于所述掺杂半导体区下方并与所述掺杂 半导体区接触的阱区， 其中， 所述阱区和所述掺杂半导体区具有相反的导电类型。 7. 根据权利要求 1 所述的器件， 进一步包括 ： 第二有源区 ； 以及 晶体管， 包括 ： 源极区和漏极区， 由所述第二有源区的部分形成 ； 以及 第二浮置栅极， 作。
6、为所述晶体管的栅电极， 其中， 所述第一浮置栅极和所述第二浮置 栅极相互连续连接， 并且所述耦合电容器和所述晶体管是多次可编程 (MTP) 存储单元的部 分。 8. 一种器件， 包括 ： 第一有源区和第二有源区 ； 晶体管， 所述第一有源区的部分形成所述晶体管的源极区和漏极区， 并且第一浮置栅 极用作所述晶体管的栅电极 ； 以及 耦合电容器， 包括 ： 第二浮置栅极， 作为电容器上极板， 其中， 所述第二浮置栅极电连接至所述第一浮置栅 极， 并且所述第二浮置栅极包括 ： 权 利 要 求 书 CN 103367368 A 2 2/2 页 3 第一部分， 位于所述第二有源区的顶面上方 ； 和 第二。
7、部分， 低于所述第二有源区的所述顶面 ； 电容器绝缘体， 位于所述第二浮置栅极和所述第二有源区之间 ； 以及 电容器下极板， 包括所述第二有源区的顶面层和侧面层， 其中， 掺杂所述第二有源区的所述顶面层和所述侧面层以具有相同的导电类型， 其中， 所述 晶体管和所述耦合电容器是多次可编程 (MTP) 存储单元的部分。 9. 根据权利要求 8 所述的器件， 其中， 所述电容器绝缘体包括上部以及低于所述上部 的底面的侧壁部， 并且所述电容器绝缘体的所述侧壁部与所述第二有源区的所述侧面层物 理接触。 10. 一种方法， 包括 ： 形成浅沟槽隔离 (STI) 区， 以将半导体衬底的第一有源区和第二有源区。
8、彼此隔离 ； 蚀刻所述STI区的一部分以形成凹槽， 其中， 所述STI区的所述一部分与所述第二有源 区的侧壁接触 ； 注入所述第二有源区的顶面层和侧面层以形成注入区， 其中， 所述第二有源区的所述 侧面层从所述第二有源区的侧壁延伸至所述第二有源区中 ； 氧化所述顶面层的上部和所述侧面层的上部以形成电容器绝缘体 ； 以及 形成浮置栅极， 延伸至所述第一有源区和所述第二有源区的上方， 其中， 所述浮置栅极 包括延伸至所述凹槽中的部分。 权 利 要 求 书 CN 103367368 A 3 1/6 页 4 多次可编程存储单元及其形成方法 技术领域 0001 本发明一般地涉及半导体技术领域， 更具体地。
9、来说， 涉及多次可编程存储单元。 背景技术 0002 即使断开电源， 多次可编程 (Multiple-Time Programming， MTP) 存储单元也能保 持存储在存储单元内的信息。通常， 为了形成 MTP 存储单元， 将基于标准互补金属氧化物半 导体 (CMOS) 的逻辑工艺作为开始的基础。可以将另外的工艺步骤结合在逻辑工艺流程中 以形成 MTP 存储单元。这种另外的工艺步骤的示例包括第二多晶硅沉积、 结掺杂剂优化等。 MTP 存储单元通常需要较大的电容器以提高 MTP 存储单元的编程效率。因此， MTP 存储单元 占用的芯片面积较大。 发明内容 0003 为了解决现有技术中所存在的。
10、缺陷， 根据本发明的一方面， 提供了一种器件， 包 括 ： 第一有源区 ； 以及耦合电容器， 包括 ： 第一浮置栅极， 作为所述耦合电容器的电容器上 极板 ； 掺杂半导体区， 作为所述耦合电容器的电容器下极板， 其中， 所述掺杂半导体区包括 ： 表面部， 位于所述第一有源区的表面处 ； 和侧壁部， 低于所述表面部的底面， 其中， 所述侧壁 部位于所述第一有源区的侧壁上 ； 以及电容器绝缘体， 位于所述电容器上极板和所述电容 器下极板之间， 其中， 所述电容器绝缘体包括上部以及低于所述上部的底面的侧壁部。 0004 在该器件中， 所述第一浮置栅极包括 ： 第一部分， 位于所述第一有源区的顶面上 。
11、方 ； 以及第二部分， 低于所述第一有源区的所述顶面。 0005 该器件进一步包括与所述第一有源区相邻的浅沟槽隔离 (STI) 区， 其中， 所述 STI 区包括 ： 第一部分， 与所述掺杂半导体区的侧壁部和所述第一浮置栅极的一部分平齐 ； 以 及第二部分， 位于所述第一浮置栅极的第二部分下方并与所述第一浮置栅极的第二部分对 准。 0006 在该器件中， 所述掺杂半导体区进一步延伸至所述第一浮置栅极的第二部分下方 并与所述第一浮置栅极的第二部分对准。 0007 在该器件中， 所述掺杂半导体区基本上没有延伸至所述第一浮置栅极的第二部分 下方并与所述第一浮置栅极的第二部分对准的部分。 0008 该。
12、器件进一步包括位于所述掺杂半导体区下方并与所述掺杂半导体区接触的阱 区， 其中， 所述阱区和所述掺杂半导体区具有相反的导电类型。 0009 该器件进一步包括 ： 第二有源区 ； 以及晶体管， 包括 ： 源极区和漏极区， 由所述第 二有源区的部分形成 ； 以及第二浮置栅极， 作为所述晶体管的栅电极， 其中， 所述第一浮置 栅极和所述第二浮置栅极相互连续连接， 并且所述耦合电容器和所述晶体管是多次可编程 (MTP) 存储单元的部分。 0010 根据本发明的另一方面， 提供了一种器件， 包括 ： 第一有源区和第二有源区 ； 晶体 管， 所述第一有源区的部分形成所述晶体管的源极区和漏极区， 并且第一浮。
13、置栅极用作所 说 明 书 CN 103367368 A 4 2/6 页 5 述晶体管的栅电极 ； 以及耦合电容器， 包括 ： 第二浮置栅极， 作为电容器上极板， 其中， 所述 第二浮置栅极电连接至所述第一浮置栅极， 并且所述第二浮置栅极包括 ： 第一部分， 位于所 述第二有源区的顶面上方 ； 和第二部分， 低于所述第二有源区的所述顶面 ； 电容器绝缘体， 位于所述第二浮置栅极和所述第二有源区之间 ； 以及电容器下极板， 包括所述第二有源区 的顶面层和侧面层， 其中， 掺杂所述第二有源区的所述顶面层和所述侧面层以具有相同的 导电类型， 其中， 所述晶体管和所述耦合电容器是多次可编程 (MTP) 。
14、存储单元的部分。 0011 在该器件中， 所述电容器绝缘体包括上部以及低于所述上部的底面的侧壁部， 并 且所述电容器绝缘体的所述侧壁部与所述第二有源区的所述侧面层物理接触。 0012 在该器件中， 所述电容器绝缘体包括所述第二有源区的氧化物。 0013 在该器件中， 所述第一浮置栅极和所述第二浮置栅极是电浮置的连续浮置区的部 分。 0014 在该器件中， 所述第二有源区进一步包括位于所述第二浮置栅极的侧面上的重掺 杂半导体区， 其中， 所述重掺杂半导体区具有与所述第二有源区的所述顶面层和所述侧面 层相同的导电类型。 0015 该器件进一步包括与所述第二有源区相邻的浅沟槽隔离 (STI) 区， 。
15、其中， 所述 STI 区包括与所述第二浮置栅极的第二部分平齐的第一部分以及位于所述第二浮置栅极的第 二部分下方并与所述第二浮置栅极的第二部分对准的第二部分。 0016 在该器件中， 所述第二浮置栅极的第二部分的底面高于所述 STI 区的底面。 0017 根据本发明的又一方面， 提供了一种方法， 包括 ： 形成浅沟槽隔离 (STI) 区， 以将 半导体衬底的第一有源区和第二有源区彼此隔离 ； 蚀刻所述 STI 区的一部分以形成凹槽， 其中， 所述 STI 区的所述一部分与所述第二有源区的侧壁接触 ； 注入所述第二有源区的顶 面层和侧面层以形成注入区， 其中， 所述第二有源区的所述侧面层从所述第二。
16、有源区的侧 壁延伸至所述第二有源区中 ； 氧化所述顶面层的上部和所述侧面层的上部以形成电容器绝 缘体 ； 以及形成浮置栅极， 延伸至所述第一有源区和所述第二有源区的上方， 其中， 所述浮 置栅极包括延伸至所述凹槽中的部分。 0018 在该方法中， 在蚀刻所述 STI 区的所述一部分的步骤之后， 实施氧化所述顶面层 的上部的步骤。 0019 在该方法中， 当实施蚀刻所述STI区的所述一部分的步骤时， 不蚀刻所述STI区与 所述第一有源区的侧壁接触的部分。 0020 在该方法中， 当实施注入所述第二有源区的所述顶面层和所述侧面层的步骤时， 不注入所述第一有源区。 0021 在该方法中， 当实施注入。
17、所述第二有源区的所述顶面层和所述侧面层的步骤时， 注入半导体衬底位于所述 S TI 区下方的部分， 以形成所述注入区的延伸部。 0022 该方法进一步包括， 当实施氧化所述顶面层的上部的步骤时， 同时氧化所述第一 有源区的顶面部， 以形成晶体管的栅极氧化物。 附图说明 0023 为了更完整地理解实施例及其优点， 现在将结合附图所进行的以下描述作为参 考， 其中 ： 说 明 书 CN 103367368 A 5 3/6 页 6 0024 图 1 示出了多次可编程 (MTP) 存储单元的一部分的布局 ； 0025 图 2 至图 6 是根据一些示例性实施例制造 MTP 存储单元的中间阶段的截面图 ；。
18、 0026 图 7 和图 8 分别地示出了 MTP 存储单元的一部分的立体图和示意性截面图 ； 以及 0027 图 9 示出了根据可选实施例的 MTP 存储单元的布局。 具体实施方式 0028 以下详细讨论了本公开内容的实施例的制造和使用。 然而， 应该理解， 实施例提供 了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例是示例性 的， 并且没有限定本公开内容的范围。 0029 根据各种示例性实施例提供多次可编程 (MTP) 存储单元及其形成方法。示出了形 成 MTP 存储单元的中间阶段。讨论了实施例的变型例。在全部附图和示例性实施例中， 相 同的参考标号用于指定相同的元件。。
19、 0030 图 1 示出了 MTP 存储单元 20 的一部分的布局。示出的部分包括有源区 22 和 24。 有源区 22 和 24 是半导体区域通过隔离区 26 彼此隔离的部分。根据一些实施例， 有源区 22 和 24 由晶体硅形成。在其他实施例中， 有源区 22 和 24 由其他半导体材料形成， 诸如硅锗、 硅碳等。隔离区 26 可以是浅沟槽隔离 (STI) 区， 因此， 下文中称作 STI 区 26。浮置栅极 28 在有源区 22 和 24 及 STI 区 26 上方延伸， 并且电浮置。 0031 浮置栅极 28 的第一部分 ( 下文中， 还称作第一浮置栅极 ) 和有源区 22 形成晶体 。
20、管 30， 其中， 当掺杂有源区 22 时， 有源区 22 形成晶体管 30 的源极区和漏极区。在一些示 例性实施例中， 晶体管 30 可以是 MTP 存储单元 20 的可擦除晶体管。应该理解， MTP 存储单 元 20 还可以包括另外的晶体管、 电容器等 ( 如示例性图 9 所示 )。浮置栅极 28 的第二部分 ( 下文中还称作第二浮置栅极 ) 和有源区 24 形成耦合电容器 32， 其中， 浮置栅极 28 的第二 部分形成耦合电容器 32 的电容器上极板， 以及掺杂的有源区 24 形成电容器下极板。可以 形成接触塞 34 以连接晶体管 30 的源极区和漏极区。形成接触塞 36 以连接在有源。
21、区 24 中 形成的电容器下极板。 在通篇描述中， 将要形成晶体管30的区域称作晶体管区100， 并且将 要形成耦合电容器 32 的区域称作电容器区 200。图 7 中示出了晶体管 30 和耦合电容器 32 的立体图。 0032 图 2 至图 6 示出了根据一些示例性实施例的制造 MTP 存储单元 20 的一部分的中 间阶段的截面图。通过图 1 和图 7 的平面剖切线 2-2 截取图 2 和图 6 的截面图。参考图 2， 形成初始结构， 该初始结构包括 STI 区 26 及有源区 22 和 24。有源区 22 和 24 可以是原始 衬底 23 的部分， 原始衬底 23 可以是硅衬底， 但是也可。
22、以使用其他半导体材料。STI 区 26 的 形成包括形成和图案化焊盘氧化层 40 和硬掩模层 42， 以及蚀刻衬底 23 未被图案化的焊盘 氧化层 40 和硬掩模层 42 覆盖的部分， 以形成凹槽。然后， 凹槽填充有介电材料以形成 STI 区 26。在填充介电材料以后， 例如， 在化学机械抛光 (CMP) 工艺中， 去除介电材料位于硬掩 模层42表面上方的多余部分。 硬掩模层42可以包括氮化硅， 并且可以用作CMP停止层。 生 成的结构在图 2 中示出。 0033 接下来， 参考图 3， 形成光刻胶 44 以覆盖晶体管区 100 中的部件。通过光刻胶 44 中的开口 45 暴露电容器区 200。
23、 中的硬掩模层 42 的部分和 STI 区 26 的某些部分， 并且可以 覆盖剩余部分。接下来， 蚀刻 STI 区 26 的暴露部分以在 STI 区 26 中形成凹槽 46。在一些 说 明 书 CN 103367368 A 6 4/6 页 7 实施例中， 凹槽 46 的深度 D1 小于有源区 24 的高度 H1。深度 D1 也可以在高度 H1 的约 30 和约 85之间。在蚀刻 STI 区 26 的过程中， 没有蚀刻 STI 区 26 位于晶体管区 100 中的部 分。在蚀刻 STI 区 26 之后， 去除光刻胶 44。 0034 然后去除硬掩模层 42， 并在图 4 中示出了生成的结构。实施。
24、 p 型注入以掺杂有源 区 22 和 24 及衬底 23 的一部分。注入的结果是， 在衬底 23 中形成 p 阱区 48。有源区 22 和 24 是 p 阱区 48 的部分。通过箭头 50 表示 p 型注入。注入可以包括通过不同能量级所实施 的多次注入， 使得生成的 p 阱区 48 可以从有源区 22 和 24 的顶面延伸至低于 STI 区 26 的 底面的水平面。此外， 实施 n 型注入 ( 通过箭头 52 表示 ) 以掺杂电容器区 200 中的部件。 在 n 型注入过程中， 通过诸如光刻胶 ( 未示出 ) 的掩模遮蔽晶体管区 100， 因此未注入晶体 管区 100。 0035 n 型注入的。
25、能量可以小于 p 型注入， 使得掺杂有源区 24 的表面层 ( 包括有源区 24 的顶面层和侧面层 ) 以形成 n 型区 54。有源区 24 的内部和下部以及衬底 23 没有注入， 因 此保持为 p 型。通过 p 阱区 48 围绕生成的 n 型区 54， 并且 n 型区 54 的底面与 p 阱区 48 接 触。在一些实施例中， n 型区 54 可以进一步延伸至 p 阱区 48 中并与 STI 区 26 的一部分重 叠。如图 4 中所示， n 型区 54 包括 ： 顶面部 54A， 位于有源区 24 的顶面上方 ； 侧壁部 54B， 位 于有源区 24 的侧壁上 ； 以及下部 54C， 位于 p。
26、 阱区 48 中并且位于部分 STI 区 26 下方。部 分 54C 还位于凹槽 46 下方。侧壁部 54B 进一步低于表面部 54A 的底面。在可选实施例中， 在 STI 区 26 位于凹槽 46 下方部分足够厚的位置处未形成下部 54C。 0036 然后， 去除焊盘氧化层40， 并且在图5中示出了生成结构。 可以实施氧化以氧化有 源区 22 和 24 的每一个的表面层， 使得栅极氧化物 56 和电容器绝缘体 58 分别形成在晶体 管区 100 和电容器区 200 中。氧化 n 型区 54 的上部， 而没有氧化 n 型区 54 的下部。相应 地， 电容器绝缘体 58 的底面与 n 型区 54。
27、 的剩余下部的顶面接触。电容器绝缘体 58 也包括 顶面部 58A 和侧壁部 58B， 其中侧壁部 58B 低于顶面部 58A 的底面。 0037 在图6中， 形成和图案化导电材料以形成浮置栅极28。 浮置栅极28延伸到晶体管 区 100 中以形成生成的晶体管 30( 图 1) 的栅电极。在一些实施例中， 浮置栅极 28 包括多 晶硅， 但是也可以使用其他导电材料。浮置栅极 28 延伸到电容器区 200 中以形成生成的耦 合电容器 32( 也请参考图 1) 的电容器上极板。此外， 浮置栅极 28 包括延伸到凹槽 46( 图 4) 中的部分， 该部分低于 STI 区 26 的顶面， 并且低于有源。
28、区 22 和 24 的顶面。 0038 在后续步骤中， 形成晶体管 30 和耦合电容器 32 的剩余元件， 在图 8 中示意性示出 了这些元件。在图 7 中示出了相应的立体图。通过在图 7 中的平面剖切线 8-8 截取图 8。 应该注意， 在图8中， 在与耦合电容器32相同的平面中示出了晶体管30和拾取区 “B” ， 但是 在图 7 中它们实际上不位于相同的平面中。如图 8 所示， 实施轻掺杂漏极 / 源极 (LDD) 注 入以形成 LDD 区 62 和 64， 其中， LDD 区 62 和 64 是 n 型， 并且延伸至浮置栅极 28 下方。实 施进一步的注入以形成晶体管 30 的重掺杂源极。
29、区 ( 其节点表示为 “S” ) 和漏极区 ( 其节点 表示为 “D” )66 和耦合电容器 32 的重掺杂区 68。形成接触塞 34 和 36 以分别地连接晶体 管 30 的源极 / 漏极区 66 和耦合电容器 32 的重掺杂区 68。 0039 在生成的耦合电容器 32 中， 重掺杂区 68、 LDD 区 64 以及 n 型区 54 形成耦合电容 器 32 的电容器下极板。可以通过接触塞 36 访问被标记为节点 “G” 的电容器下极板， 指示该 电容器下极板可以用作对应 MTP 存储单元 20 的可编程栅极。浮置栅极 28 形成耦合电容器 说 明 书 CN 103367368 A 7 5/。
30、6 页 8 32 的电容器上极板。电容器绝缘体 58 将电容器下极板和电容器上极板隔离。标记为 “B” 的体接触件电连接至 p- 阱区 48 的拾取区 69。 0040 如图5所示， 由于n型区54包括顶部和侧壁部， 所以增加了耦合电容器32的面积， 因此增加了耦合电容器 32 的电容而不要求增加所占用的芯片面积。 0041 尽管图 2 至图 6 的实施例提供了形成 n 型晶体管和具有 n 型电容器下极板的电容 器的方法， 本领域技术人员将意识到， 本实施例的教导容易用于通过相反的导电类型相应 阱区、 LDD 区、 重掺杂区等形成 p 型晶体管和具有 p 型电容器下极板的电容器。 0042 图。
31、 9 示出了根据可选实施例的 MTP 存储单元 20。MTP 存储单元 20 包括通过可擦 除栅极 74 控制的可擦除晶体管 ( 或电容器 )70。MTP 存储单元 20 进一步包括耦合至位线 78 的选择晶体管 76。位于 p- 阱区中的有源区 80 分别地形成具有栅电极 82 的选择晶体管 76 和具有浮置栅极 28 的耦合电容器 77。接触塞 84 可以耦合至电源线。有源区 24 形成较 大区域， 其中， 浮置栅极 28 与有源区 24 的左部重叠以形成耦合电容器 32。有源区 24 的右 部用于形成重掺杂区 68 和接触塞 36。矩形 45 是蚀刻 STI 区 26 的区域， 其中， 。
32、矩形 45 对 应于图 3 的光刻胶 44 的开口 45。标记出 n 型区 54 以指示芯片区域接受 n 型注入的边界。 通过图 2 至图 6 所示的实施例可以获得电容 32 的形成细节， 并且本文中没有进行重复。 0043 在图 9 中， STI 区 26 中的凹槽 ( 对应于图 3 的凹槽 46) 形成在有源区 24 的三个 面上 ( 包括左侧面、 上面和下面 )。相应地， 耦合电容器 32 的电容器下极板包括有源区 24 的三个侧壁。因此， 在没有增加有源区 24 的芯片面积的情况下， 耦合电容器 32 的电容显著 增加。 0044 在如图 7、 图 8 和图 9 所示的可编程、 可擦除。
33、及可读的 MTP 存储单元 20 中， 不同电 压耦合至浮置栅极 28。由于在图 8 中， 浮置栅极电浮置， 所以浮置栅极 28 的电压受到多个 电压影响， 诸如节点 “S” 、“D” 和 “G” 的电压。在图 9 中， 浮置栅极 28 的电压受到多个电压 影响， 诸如部件 74、 84 和 36 的电压。本文中没有讨论可编程、 可擦除及可读的 MTP 存储单 元 20 的细节。 0045 在实施例中， 通过使用有源区的侧壁(除了有源区的顶面之外)形成耦合电容器， 耦合电容器的电容值可以显著地增加。然而， MTP 存储单元的芯片面积没有增加。 0046 根据实施例， 器件包括有源区和耦合电容器。
34、。电容器包括 ： 第一浮置栅极， 作为耦 合电容器的电容器上极板 ； 和掺杂半导体区， 作为耦合电容器的电容器下极板。 掺杂半导体 区包括位于有源区的表面处表面部， 以及低于表面部的底面的侧壁部。侧壁部位于有源区 的侧壁上。电容器绝缘体设置在电容器上极板和电容器下极板之间。电容器绝缘体包括上 部， 以及低于上部的底面的侧壁部。 0047 根据其他实施例， MTP 存储单元包括第一有源区和第二有源区、 晶体管以及耦合电 容器。第一有源区的部分形成晶体管的源极区和漏极区。第一浮置栅极用作晶体管的栅电 极。耦合电容器包括第二浮置栅极， 作为电容器上极板， 其中， 第二浮置栅极电耦合至第一 浮置栅极。。
35、第二浮置栅极包括位于第二有源区的顶面上方的第一部分， 以及低于第二有源 区的顶面的第二部分。电容器绝缘体设置在第二浮置栅极和第二有源区之间。耦合电容器 进一步包括电容器下极板， 电容器下极板包括第二有源区的顶面层和侧面层。掺杂第二有 源区的顶面层和侧面层， 以具有相同的导电类型。 0048 根据又一些实施例， 方法包括形成 STI 区， 以将半导体衬底的第一有源区和第二 说 明 书 CN 103367368 A 8 6/6 页 9 有源区彼此隔离， 以及蚀刻STI区的一部分以形成凹槽。 STI区的蚀刻部分与第二有源区的 侧壁接触。 注入第二有源区的顶面层和侧面层以形成注入区， 其中， 第二有源。
36、区的侧面层从 第二有源区的侧壁延伸到第二有源区中。 氧化顶面层的上部和侧面层的上部以形成电容器 绝缘体。形成浮置栅极， 以在第一有源区和第二有源区上方延伸， 其中， 浮置栅极包括延伸 到凹槽中的部分。 0049 尽管已经详细描述了本实施例及其优点， 但是应该理解， 可以在不背离所附权利 要求限定的实施例的主旨和范围的情况下， 做各种不同的改变、 替换和更改。而且， 本申请 的范围并不仅限于本说明书中描述的工艺、 机器、 制造、 材料组分、 装置、 方法和步骤的特定 实施例。 作为本领域普通技术人员应理解， 通过本发明， 现有的或今后开发的用于执行与根 据本发明所采用的所述相应实施例基本相同的功。
37、能或获得基本相同结果的工艺、 机器、 制 造、 材料组分、 装置、 方法或步骤根据本发明可以被使用。 因此， 所附权利要求应该包括在这 样的工艺、 机器、 制造、 材料组分、 装置、 方法或步骤的范围内。 此外， 每个权利要求都构成单 独的实施例， 并且多个权利要求和实施例的组合在本发明的范围内。 说 明 书 CN 103367368 A 9 1/5 页 10 图 1 图 2 说 明 书 附 图 CN 103367368 A 10 2/5 页 11 图 3 图 4 说 明 书 附 图 CN 103367368 A 11 3/5 页 12 图 5 图 6 说 明 书 附 图 CN 103367368 A 12 4/5 页 13 图 7 图 8 说 明 书 附 图 CN 103367368 A 13 5/5 页 14 图 9 说 明 书 附 图 CN 103367368 A 14 。