一种静电感应器件及其制造方法 本发明涉及一种静电感应器件及其制造方法，确切讲是涉及一种新结构的具有超高频工作频率或微波工作频率的静电感应器件。本发明的器件是一种在其芯片的漏区之上有一高阻层，在所述的高阻层中有栅区，在栅区上有源区，所述的栅、漏、源区均设有引线的器件；本发明的方法是在单晶基片上以外延方法形成高阻层，再在所述的高阻层中以注入或扩散杂质形成栅区，然后在其上用外延方法形成第二高阻层，再在其第二高阻层上以注入或扩散方式形成源区，然后开出引线孔并制做电极、封装制成器件。
固体器件最早是表面栅型的器件，即采用表面工艺，在基片的表面开扩散孔、进行掺杂扩散形成栅及源，最终形成器件。表面栅型器件虽具有结构比较简单，工作频率易做到微波段，源、栅极引线容易等优点，但是其栅-栅间距不易做小，套刻难度较大，而且欲使器件工作频率更高时其栅—源间距将更小，这一方面要求有更高的光刻精度，另一方面更易造成栅、源间短路和低压软击穿。这种器件还有功率无法做大的不足。
为克服表面栅型器件的不足产生了用埋栅工艺生产地埋栅型器件，例如中国专利88100546.0和8810046 6所公开的工艺及由此制成的器件，这种器件有工作电流可以做得较大，而且工艺精度要求较低的优点，但这种工艺比较复杂，而且所制的器件栅源结电容较大，使器件的频率提高受限制，因此不适合于生产高频器件。
本发明的目的是提供一种可克服现有技术的不足，可有较大的功率和高的工作频率、能大大减小栅源间寄生电容的新结构的静电感应器件及其制造方法。
本发明的器件结构是在基片的高阻区内所形成的栅条及栅墙之上形成绝缘层，在栅条间的沟道区之上形成源区，且所述的源区被位于栅条上的绝缘层隔开。本发明的结构使栅源结间的面积大大减小，同时在栅源结寄生电容上串接了容量很小的介质电容，因此栅源极之间的寄生电容大大降低，使器件可以有高的工作频率，并且这种结构本身又具有埋栅结构的特点，因此允许器件有较大的工作电流。
本发明的器件可在器件芯片的漏区采用多金属合金烧结层形成的漏极引线，在栅墙和墙外的高阻层之上形成绝缘层，在位于栅墙处的绝缘层和位于源区的绝缘层上开有引线孔，其中均采用多层金属复合的电极引线。
本发明器件中其栅条可以采用小节距、窄宽度和短长度的栅条。本发明的器件在其具体结构中可以采用多个相互并联的其内各设有漏、栅、源区的单胞结构。本发明的器件中栅极以及源极引线可采用了双桥引线结构。本发明的器件在器件芯片的栅墙外设有切断环。
本发明的实施例中给出采用n型材料的器件，该器件是在n+的衬底上有n-的高阻层，在n-的高阻层内形成p+的栅条和栅墙，在栅墙和栅条之上有SiO2或Si3N4构成的绝缘层，在所述的绝缘层之上有多晶硅区，在栅条间的沟道区之上有n+单晶源极区结构。
本发明的方法是在单晶基片上以外延方法形成高阻层，再在所述的高阻层中以注入或扩散杂质形成栅区，再通过氧化和沉积方法形成单晶一介质相间的二元衬底表面，然后在其上用外延法形成第二高阻层，即在形成栅区后再在栅墙、栅条及沟道表面以外延方法同步生成二元外延层，其中在栅墙和栅条上方形成多晶层或非晶层，在沟道上方形成单晶层，然后再在单晶层中以注入或扩散方式形成源区，最后再开出引线孔并制做电极、封装制成器件。
在本发明所给出的实施例中是在n+单晶材料的基片上先形成一层n-的高阻外延层，在n-的高阻外延层内以注入或扩散方式进行选择性的栅区p+杂质掺杂，形成栅条和栅墙，形成栅墙和栅条后再在栅墙和栅条之上形成由SiO2或Si3N4构成的绝缘层，然后在沟道的n-单晶层和玻璃体绝缘层所组成的二元衬底上进行二元同步外延，形成n-单晶层和多晶层的二元二次外延层，即在沟道区上形成单晶层，在栅条和栅墙上的玻璃体上形成多晶区，将大部分栅墙上及其以外的二外层除去，再在沟道区之上的各单晶层中以注入或扩散方式进行n+掺杂形成源极区，最后再开出引线孔并制做电极、封装制成器件，
本发明优点：
1、由于本发明的结构特点，与现有的表面栅结构和表面工艺相比降低了工艺精度要求和栅源套刻难度，并可克服现有技术中栅源短路和软击穿的弊病。
2、在本发明的结构中其源区与栅条间被位于栅条上的绝缘层隔开，使栅源结间的面积大大减小，因此栅源结的寄生电容大大降低，使器件可以有高的工作频率。
3、由于在器件的结构中采用了在栅条和栅墙上设置绝缘介质层的结构，给栅源结寄生电容串接了一个容量很小的介质电容，大大减小了栅源极间的寄生电容，使器件的工作频率可大大提高。
4、在本发明的结构中可采用小节距窄宽度的栅条，这就进一步减小了栅源结的面积，从而进一步降低了栅源结间的寄生电容，因此本发明可以有更高的工作频率。
5、因采用了短长度的栅条，减低了栅极的串联电阻，以克服去偏效应，既可提高器件的频率，又可提高栅控灵敏度。
6、在本发明中采用多个并联单胞结构，既保证了器件的电流输出，又使散热更趋均匀，并可获得大的器件功率。
7、在器件引线中采用了双桥引线结构，大大减小了源极或栅极寄生电感，更进一步地提高了器件的频率，并提高了器件在工作频率高端的功率增益，使之频带更宽，线性更好。
8、在本发明中采用了切断环结构，减小了表面效应对器件稳定性的影响。
9、在器件的引线中还可采用多层金属复合电极，提高了栅源电极的抗电迁移性和抗烧毁能力，提高了器件的可靠性与稳定性。
附图说明：
图1为本发明的器件剖面示意图
图2在单晶基片上形成外延层，选择性形成栅墙和栅条后，在栅墙外和栅条上形成绝缘层后的剖面示意图
图3是在图2基础上，在二元表面上同步二元外延后并在二外层上生成绝缘层后，经刻蚀了台面的剖面示意图
图4是一个单胞的平面示意图
图5是本发明的一种实施例的平面示意图
图6是芯片烧结在管壳基座上之后，进行多条双桥焊线的平面示意图
以下结合附图和本发明的实施例对本发明进行解说：
本发明所提供的实施例是用n型单晶材料制成的器件，其工艺方法如下：
首先在n+硅单晶衬底上进行薄层高阻一次外延，生成n-外延层，再在外延层上进行一次氧化形成表面氧化层，然后在其上选择性地光刻出栅区扩散窗口，再经扩散窗口进行p+扩散形成栅区，再在表面进行SiO2介质生长和沉积，在表面生成SiO2介质后去除沟道区上的介质层，形成剖面如图2所示的结构，此时所形成的结构中在栅条和栅墙上如同盖有一层绝缘介质，因此这种结构也称为介质盖栅型结构，然后在二元表面上进行单晶、多晶二次同步外延，即在SiO2介质上方外延形成非晶层或多晶层，而在单晶的沟道区上方外延形成单晶层，然后进行台前氧化、台面光刻、台后氧化处理，此时芯片的剖面结构如图3所示，再光刻出源区和切断环的扩散窗口，再进行n+扩散，然后进行n+扩散后氧化，使整个芯片表面被绝缘体所覆盖，再进行栅源引线孔光刻，再在引线孔中溅金属Pt、进行合金化，再在其上镀金属Mo或Ti和Al并进行合金化，再进行栅、源引线光刻、测试、划片、在漏极区进行Au.Sb合金烧结、焊接引线等工序，此时半成品器件剖面结构示意如图1，最后进行内涂料涂敷、烘干、封装、老化、测试等常规工序，最终制得器件。
在图1给出的本发明的器件剖面结构中，(1)为n+的衬底基片，其上的(2)为n-一次外延层，在一次外延层(2)中有用选择性扩散所形成的栅墙和栅条(3)和夹于其中的沟道区(5)，在栅墙和栅条上方有SiO2的绝缘介质层(4)，由图可见SiO2的绝缘介质层(4)如同“盖”在栅墙和栅条(3)之上，在“盖于”栅条和栅墙上的SiO2的绝缘介质层上方有二次外延生成的多晶层或非晶层(8)，在各多晶层或非晶层(8)间有经二次外延生成的单晶区(7)、在(7)上有经n+扩散后形成的源极(9)，图中(6)为SiO2的钝化层，(10)是与源区(9)同时扩散形成的n+切断环，(11)是多层金属复合源极引线，(12)是多层金属复合栅极引线，(13)是Au-Sb合金烧结层漏极引线。
本发明的器件中采用了小节距(4～10μm)、窄宽度(1～5μm)、短长度的栅条，以减小栅极间的串联电阻，同时也更进一步减小了栅源间寄生电容。本发明中还采用了多个互相并联的单胞结构，其中每一个单胞为一个完整的“小”器件，参见图4及图5，这种结构既使器件的沟道面积增加，保证了功率参数，又使器件有良好的散热特性。
本发明的器件对共源极电路应用的器件采用了多条双桥源极引线，对共栅极电路应用的器件采用了多条双桥栅极引线，有效地减小了对高频输出增益影响最大的栅、源寄生电感，提高了工作频率高端的功率增益，使频带更宽、更平，线性更好。如图6所示的共源极使用的器件中的焊接封装实例的示意图，其中(14)为芯片，(13-1)为漏极烧结芯片台面，(13-2)为漏极外引线，(12)为栅极Al内引线，(12-2)为栅极内引线压焊台，位于(11-1)源极压焊台桥之下，(12-3)为栅极外引线，(12-1)为栅极内引线Al-Si合金焊线，(11)为源极Al内引线，(11-1)为源极第一压焊台桥，(11-2)为源极第二压焊台桥，漏极从其桥下通过，(11-3)为应用时接地的源极引线，(11-4)为连接源极内外引线的Al-Si合金焊线。由图可见，双桥的源极焊线增加了一倍，在长度不变的情况下，源极焊线的横载面积增加了一倍，而源极寄生电感L3随焊线横截面积的增大而呈对数形式减小。
本发明的器件采用了40～200μm之间的短长度栅条结构，有效地降低了栅体联串电阻，克服了栅极讯号在栅电阻上的去偏效应，从而进一步提高了器件的工作频率，并有效地提高了栅控灵敏度。
使用本发明所提供的结构及技术方法制得的器件有关实测参数如下：
栅源击穿电压：BVGSO≥7V
栅漏击穿电压：BVGDO≥100V
跨 导：qm ≥150
电压放大系数：μ 20～30
输 入 阻 抗：RG 30～50Ω
输 入 电 容：Ci ≤30pf
最佳工作频率：f ＝400MHz ＝700MHz
最大输出功率：Po ＝20W ＝7W
功 率 增 益：GP ≥7 ≥5
漏 极 效 率：ηD ≥70％ ≥50％