具有控制栅极电压的数字模拟转换器.pdf

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1、10申请公布号CN104247270A43申请公布日20141224CN104247270A21申请号201380019607822申请日2013032713/445,18320120412USH03M1/1020060171申请人美国亚德诺半导体公司地址美国马萨诸塞州72发明人R迈克拉克兰A古塔FJ唐尼74专利代理机构中国国际贸易促进委员会专利商标事务所11038代理人欧阳帆54发明名称具有控制栅极电压的数字模拟转换器57摘要一种数字模拟转换器DAC，包括电阻腿被切换地连接到通过N沟道MOSFETNMOS的第一电压基准和通过P沟道MOSFETPMOS的第二电压基准之一；和发生器电路。所述发生。

2、器电路包括第一子电路，用于产生驱动电压VGN；和第二子电路，用于A由偏置电压偏置所述第一驱动电压以产生第二驱动电压，以及B提供第二驱动电压施加到第一NMOS和第一PMOS之一的栅极。30优先权数据85PCT国际申请进入国家阶段日2014101186PCT国际申请的申请数据PCT/US2013/0340692013032787PCT国际申请的公布数据WO2013/154830EN2013101751INTCL权利要求书3页说明书5页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书5页附图3页10申请公布号CN104247270ACN104247270A1/3页21一种。

3、数字模拟转换器DAC，包括电阻腿被切换地连接到通过第一N沟道MOSFETNMOS的第一电压基准和通过第一P沟道MOSFETPMOS的第二电压基准之一；和发生器电路，包括第一子电路，用于产生第一驱动电压；和第二子电路，用于A由偏置电压偏置所述第一驱动电压以产生第二驱动电压，以及B提供第二驱动电压施加到第一NMOS和第一PMOS之一的栅极。2如权利要求1所述的数字模拟转换器，其中在用于产生第一驱动电压的第一子电路中，所述偏移电压正比于MOS设备的漏极到源极电压。3如权利要求1所述的数字模拟转换器，其中所述第一子电路包括第二NMOS；第二PMOS；和第一个运算放大器，所述第一运算放大器包括第一输入端。

4、，被耦合到第一电阻器的第一端和第二电阻器的第一端，每个所述第一和第二电阻的第二端分别串联耦接在第二NMOS的漏极和第二PMOS的漏极之一，第二NMOS的源极和第二PMOS的源极分别耦合到所述第一电压基准和第二电压基准，第二PMOS的栅极被连接到所述第一参考电压；第二输入端，被耦合到第三电阻器的第一端和相等电阻的第四电阻器的第一端，每个所述第三和第四电阻器的第二端分别耦合到所述第一电压基准和第二电压基准；和输出，耦合到第二NMOS的栅极并输出第一驱动电压。4如权利要求3所述的数字模拟转换器，其中所述第二子电路包括第三NMOS，包括耦合到第五电阻器的第一端的漏极，第五电阻器的第二端耦合到所述第一运。

5、算放大器的输出；和第二运算放大器，包括第一输入端，被耦合到所述第二NMOS的漏极；第二输入端，被耦合到所述第三NMOS的源极和第六电阻器的第一端，第六电阻器的第二端通过串联连接的第七电阻器连接到第一参考电压；输出，被耦合到所述第三NMOS的栅极。5如权利要求4所述的数字模拟转换器，其中，所述第三NMOS的漏极耦合到所述第一NMOS的栅极，用于提供第二驱动电压，以及第六和第七电阻的公共结点耦合到用于供给偏置电压的第一PMOS的栅极。6如权利要求5所述的数字模拟转换器，其中，所述第一和第二电阻器具有实质相等的电阻值；所述第三和第四电阻器具有实质相等的电阻值；以及第五、第六和第七电阻器具有实质相等的。

6、电阻值。7如权利要求6所述的数字模拟转换器，其中，所述偏移电压实质上等于从第二NMOS的漏极到源极的二分之一的电压。8如权利要求1所述的数字模拟转换器，其中，所述第一参考电压是接地参考，而所述第二参考电压对应数字比特。9如权利要求8所述的数字模拟转换器，其中，数字位是数字编码的最高有效位，其权利要求书CN104247270A2/3页3将转换成模拟输出。10一种用于数字模拟转换器DAC的发送电路，包括第一子电路，用于产生第一驱动电压VGN；和第二子电路，用于A由偏置电压抵消所述第一驱动电压产生第二驱动电压，以及B提供第二驱动电压施加到第一NMOS和第一PMOS之一的栅极。11如权利要求10所述的。

7、发生器电路，其中所述数模转换器包括电阻腿，被切换地连接到经由第一NMOS的第一电压参考以及经由所述第一PMOS的第二电压参考中的一个。12如权利要求11所述的发生器电路，其中在用于产生第一驱动电压的第一子电路中，所述偏移电压正比于MOS设备的漏极到源极电压。13如权利要求12所述的发生器电路，其中所述第一子电路包括第二NMOS；第二PMOS；和第一运算放大器，第一运算放大器包括第一输入端，被耦合到第一电阻器的第一端和第二电阻器的第一端，每个所述第一和第二电阻的第二端分别串联耦接在第二NMOS的漏极和第二PMOS的漏极之一，第二NMOS的源极和第二PMOS的源极分别耦合到所述第一电压基准和第二电。

8、压基准，第二PMOS的栅极被连接到所述第一参考电压；第二输入端，被耦合到第三电阻器的第一端和相等电阻的第四电阻器的第一端，每个所述第三和第四电阻器的第二端分别耦合到所述第一电压基准和第二电压基准；和输出，耦合到第二NMOS的栅极并输出第一驱动电压。14如权利要求13所述的发生器电路，其中所述第二子电路包括第三NMOS，包括耦合到第五电阻器的第一端的漏极，第五电阻器的第二端耦合到所述第一运算放大器的输出；和第二运算放大器，包括第一输入端，被耦合到所述第二NMOS的漏极；第二输入端，被耦合到所述第三NMOS的源极和第六电阻器的第一端，第六电阻器的第二端通过串联连接的第七电阻器连接到第一参考电压；输。

9、出，被耦合到所述第三NMOS的栅极。15如权利要求14所述的发生器电路，其中所述第三NMOS的漏极耦合到所述第一NMOS的栅极，用于提供第二驱动电压，和第六和第七电阻的公共结点连接到所述第一PMOS的栅极，用于供给偏置电压。16如权利要求15所述的发生器电路，其中所述第一和第二电阻器具有实质相等的电阻值；所述第三和第四电阻器具有实质相等的电阻值；第五、第六和第七电阻器具有实质相等的电阻值；和偏移电压实质上等于从第二NMOS的漏极到源极的二分之一的电压。17一种数字模拟转换器DAC，包括多个电阻腿，每个电阻腿对应于具有位意义的数字位，每个电阻器腿被可通过相应的MOS对切换地连接到第一电压参考和第。

10、二电压参考之一，相应的MOS对每一个都包括第一NMOS和第一PMOS；和权利要求书CN104247270A3/3页4发生器电路，包括第一子电路，用于产生第一驱动电压；和第二子电路，用于A由多个偏置电压偏置第一驱动电压，以产生多个第二驱动电压，以及B提供所述多个第二驱动电压和相应的偏置电压至相应的MOS对。18如权利要求17所述的数字模拟转换器，其中所述第一子电路包括第二NMOS；第二PMOS；和第一个运算放大器，第一运算放大器包括第一输入端，被耦合到第一电阻器的第一端和第二电阻器的第一端，每个所述第一和第二电阻的第二端分别串联耦接在第二NMOS的漏极和第二PMOS的漏极之一，第二NMOS的源极。

11、和第二PMOS的源极分别耦合到所述第一电压基准和第二电压基准，第二PMOS的栅极被连接到所述第一参考电压；第二输入端，被耦合到第三电阻器的第一端和相等电阻的第四电阻器的第一端，每个所述第三和第四电阻器的第二端分别耦合到所述第一电压基准和第二电压基准；和输出，耦合到第二NMOS的栅极并输出第一驱动电压。19如权利要求18所述的数字模拟转换器，其中所述第二子电路包括第三NMOS，包括耦合到第五电阻器的第一端的漏极，第五电阻器的第二端耦合到所述第一运算放大器的输出；和第二运算放大器，包括第一输入端，被耦合到所述第二NMOS的漏极；第二输入端，被耦合到所述第三NMOS的源极和第六电阻器的第一端，第六电。

12、阻器的第二端通过串联连接的第七电阻器连接到第一参考电压；输出，被耦合到所述第三NMOS的栅极。20如权利要求19所述的数字模拟转换器，其中，按照对每个电阻腿的位有效的顺序，在多个串联连接的第五电阻器的连接处的电压被分别提供到第一NMOS的栅极，以及在多个串联连接的第七电阻器的连接处的电压被分别提供到第一PMOS的栅极。权利要求书CN104247270A1/5页5具有控制栅极电压的数字模拟转换器技术领域0001本发明总体上涉及数字模拟转换器DAC，特别是可控制R2R电压模式DAC中的NMOS和PMOS开关的栅极电压的方法和装置。背景技术0002电压模式R2R数字模拟转换器DAC包括使用单刀双掷开。

13、关在两个参考电压VREF和地线VGND之间切换的电阻腿。图1示出将数字代码输入到模拟电压输出VOUT的分段电压模式R2RDAC100。分段电压模式R2RDAC100可包括电阻器阶梯，其进一步包括多个腿。每个腿可包括电阻2R和开关10611066，使得电阻2R可切换地连接到连接到接地VGND的第一位置或连接到参考电压电势的第二位置VREF。开关10611066是被连同图2详细讨论的MOS开关对。梯形电阻网络的每个分支包括相应的开关对根据在左侧最低有效位LSB到右侧最高有效位MSB的顺序由数字编码的位控制。如果该位的值为零，则开关被切换到第一位置，以便相应的腿连接到VGND；如果该位的值等于1，开。

14、关被切换到第二位置，以便相应的腿连接到VREF。因此，该数字代码可通过电阻阶梯上的电压衰减被转换成模拟电压输出VOUT。0003分段电压模式R2RDAC100可以被分成两个部分。在虚线左侧的第一部分是R2RDAC102，以及在虚线右侧的第二部分是分段DAC104。R2RDAC102可包括较低有效的数字位，而分段DAC可以包括较高有效的位。在一起时，R2RDAC102和分段DAC104形成分段电压模式R2RDAC100。0004所示。图2示出了详细的电路原理图的MOS开关10611066。参照图如图2所示，开关200即可以是在MOS中的任一项开关10611066接收的数字比特BN，并用分段的电压。

15、模式的腿部VGND或VREF的一个电压输出到电阻2RR2RDAC。开关200包括驱动器202，204，和一个P沟道MOSFETPMOS206，和一个N沟道MOSFETNMOS208的驱动器202和204分别接收数字比特BN，而输出驱动器202，204连接到PMOS206和NMOS208的栅极，分别。基于该数字输入时，驱动器202的输出可以被驱动到任何一个参考电压容积VGP或正电源电压VDD和驱动器204可以被驱动到任何一个参考电压VGN或负电源电压VSS输出。在操作中，PMOS206和NMOS208形成互补MOS开关对，以便在任何时刻，如果PMOS206的栅极电压处于VGP，NMOS208的栅。

16、极电压处于VSS；或可选地，如果PMOS206的栅极电压处于VDD，NMOS208的栅极电压处于VGN。因此，在任何时刻，只有一个PMOS206和NMOS208开启。0005当为ON时或接合，理想的开关具有零电阻。然而，在实践中，当PMOS206或NMOS208为ON时，每个所述MOS开关具有导通电阻。另外，PMOS206的导通电阻通常不同于NMOS208的导通电阻。PMOS206和NMOS208之间不平等的导通电阻引起DAC输出的不准确性。美国专利号5075677下称677专利已转让给本申请的受让人描述了一种供给可调VGN或类似地，可调节VGP至驱动器204或类似地，驱动器202的VGN发生。

17、器电路，从而使PMOS和NMOS开关的明显导通电阻是实质相同的。说明书CN104247270A2/5页60006图3示出如在677专利中描述的VGN发生器。参照图3，VGN发生器300包括运算放大器302、PMOS304、NMOS306和电阻器308314。电阻器308、310被选择为具有精度范围内相同的第一电阻R1，以及电阻器312、314被选择为具有精度范围内相同的第二电阻R2。由于电阻器312、314被选择为具有相同的第二电阻，在节点318的电压为VREF/2，其被提供给运算放大器302的反相输入端。通过运算放大器302，在运算放大器302的非反相输入压遵守反相输入并也等于VREF/2。。

18、另外，由于电阻器308、310也具有相同的电阻，电阻308、310上的电压降过也相同，因此，PMOS304的VDS等于NMOS306的VDS。PMOS304和NMOS306之间的VDS平衡通过调整VGN作为NMOS306的栅极来实现。可调VGN被施加到NMOS开关208的栅极。以这种方式，677专利选择VGN用于NMOS开关，导致NMOS开关208和PMOS开关206之间均衡的导通电阻。虽然图3示出VGN发生器，本领域的普通技术人员将会明白，VGP发生器可类似地使用耦合到PMOS304的栅极的输出和耦合到VREF的NMOS306的栅极进行构造。因此，为方便进行讨论，下面的实施例根据VGN发生器。

19、讨论。0007为了降低运算放大器302的输入偏移的灵敏度并降低对电阻器失配VOS的灵敏度，现有技术在VGN发生器中采用中等大VDS用于PMOS304和NMOS306，使它们大于PMOS206和NMOS208的VDS，即VDSVGNVDSDAC。然而，如示于下，这导致DAC中电阻器腿的非线性，这是不希望的，特别是对于较高有效位，诸如MSB。附图说明0008图1示出分段电压模式R2R数字模拟转换器。0009图2示出包括互补PMOS和NMOS对的开关。0010图3示出VGN发生器。0011图4示出根据本发明示例性实施例的VGN发生器。0012图5示出了根据本发明另一示例性实施例的VGN发生器。具体实。

20、施方式0013经过MOS晶体管的电流IDS可包括关于VDS的非线性系数。例如，对于如图3所示的NMOS306，已知从漏极到源极的电流IDS，00140015其中，K为常数系数，W/L是NMOS的宽度与长度比，VGS为栅源电压，VT是其上NMOS为ON的阈值电压，以及VDS是从漏极到源极的电压降。因此，导通电阻RONVDS/IDS可取决于VDS，包括当VDS较大时可增加的非线性系数。然而，DAC的电阻器腿通常设计成使得NMOS开关可以具有小的VDS，特别是在用于MSB电阻腿的开关中。因此，DAC的输出的线性度和准确性之间存在冲突。虽然理想的是VDS较大以便“VGN发生器”的操作对于运算放大器偏移。

21、量和电阻失配较不敏感，大的VDS不幸地也产生非线性的ON电阻，而这又可引起DAC中的非线性。当前技术通告使用中等大小的VDS以及随后修整电路诸如，激光微调进行妥协，以减少从“VGN生成器”到运算放大器偏移量和电阻失配的损害灵敏度产生的误差。0016本发明的目的是提供良好的输出精度，而不需要随后的修整或校准。本发明的另说明书CN104247270A3/5页7一个目的是提供良好的输出精度，而不需要添加额外的负电源轨。0017本发明实施例可以包括数字模拟转换器DAC，其可包括至少一个电阻器腿，其可切换连接到通过第一N沟道MOSFETNMOS的第一电压参考以及通过第一P沟道MOSFETPMOS的第二电。

22、压参考之一，以及发生电路可包括第一子电路，用于产生第一驱动电压VGN和第二子电路，用于A由偏置电压偏置第一驱动电压，以产生第二驱动电压，以及B提供第二驱动电压施加到第一NMOS和第一PMOS之一的栅极。0018本发明实施例可以包括用于数字模拟转换器的发生器电路。发生器电路可以包括第一子电路，用于产生第一驱动电压VGN，以及第二子电路，用于A由偏置电压偏置第一驱动电压，以产生第二驱动电压，以及B提供第二驱动电压施加到第一NMOS和第一PMOS之一的栅极。0019本发明实施例可以包括数字模拟转换器DAC，其可以包括多个电阻器腿，每个电阻腿对应于具有位意义的数字位，每个电阻器腿可通过相应的MOS对切。

23、换地连接到第一电压参考和第二电压参考之一，相应的MOS对每个包括第一NMOS和第一PMOS，以及发生器电路，其可以包括第一子电路，用于产生第一驱动电压VGN，以及第二子电路，用于A由多个偏置电压偏置第一驱动电压，以产生多个第二驱动电压，以及B提供所述多个第二驱动电压和相应的偏置电压到各个MOS对。0020本发明实施例可包括发生器电路，其可包括用于消除非线性误差项的附加电路。如公式1所示，如果VGS降低一定的量，优选VDS/2，非线性特性可降低。图4示出了根据本发明示例性实施例的VGN/VGP发生器。该VGN/VGP发生器400可包括第一子电路426和第二子电路428。另外，为了便于说明，图4还。

24、示出了DAC的电阻腿，包括由驱动电路424驱动的PMOS开关414、NMOS开关416以及两个电阻器RDAC。第一子电路426和第二子电路428一起可以形成VGN/VGP发生器400，而第一子电路426体现了VGN发生器如图3所示，和第二子电路428是可以用于从第一子电路426的输出减去VDS/2在VGN/VGP发生器中的电路。0021在本发明的一个实施例中，第一子电路426可包括运算放大器402，堆叠的PMOS404、406，堆叠的NMOS对408、410，和两个电阻对R1、R2。第一子电路426在本质上以和图3所示的VGN发生器相同方式运行。层叠PMOS对404、406和堆叠的NMOS对4。

25、08、410用于说明它们各自的VDS大于DAC中的。因此，由于VDS/2的额外项，在节点418的现有技术VGNVGN_PA如果用在DAC中将包括非线性效应。0022第二子电路428可从节点418的电压输出减去VDS/2并提供适当的栅极电压到PMOS开关414和NMOS416的各个栅极。第二子电路428可包括运算放大器405、NMOS412和三个电阻R3。运算放大器405的非反相输入端耦合到堆叠的PMOS408的漏极，使得运算放大器405的非反相输入端具有VDS的输入电压。与三个电阻器R3的NMOS412串联连接，使得两个R3串联连接在地面VGND和NMOS412的源极之间，而第三个R3耦合在N。

26、MOS422的漏极和运算放大器或节点418的输出端之间402。运算放大器405的反相输入端耦合到NMOS412的源极，以及运算放大器405的输出被耦合到NMOS412的漏极。NMOS412节点422的栅极可提供VGN到第一驱动器430在驱动器电路424中，它的输出可耦合到DAC的NMOS开关416的栅极，而结点420在串联连接的两个R3之间可提供偏置电压此处的降低电压，VGP到第二驱动器432在驱动器电路424中，它的输出可以耦合到DAC的说明书CN104247270A4/5页8PMOS开关414的栅极。0023通过操作运算放大器405，将反相输入可遵循非反相输入，使得在节点426上的电压也是。

27、VDS。在NMOS412的漏极的电流，IDVDS/2R3，这将导致从节点418到节点422的下降VDS/2，即，在DAC的NMOS开关416的栅极。PMOS开关414的栅极电压可以和节点420处是相同的，VDS/2。以这种方式，NMOS开关416和PMOS开关414的栅极电压为可以偏移VDS/2，从而减小了DAC输出的非线性。如图3所示的本发明实施例可具有最大化在VGN/VGP发生器电路中的VDS，而无需妥协更多有效位的非线性和无需修整电路的优点。0024在本发明的实施例中，PMOS和NMOS开关对于不同位的切换可以从MSB或在分段DAC的分段部分中的开关向下到LSB或分段DAC中R2R部分中。

28、的开关进行调整。例如，缩放方案可以是二进制比例也就是，较低位的大小是紧接的较高位大小的一半。也可以使用其它比例的技术，诸如康罗伊缩放。无论调整计划，MSB开关的W/L或宽度与长度之比比最后的LSB开关W/L大得多。由于导通电阻成反比于W/L比例，MSB比LSB具有小得多的导通电阻。因此，对于流过MSB开关和LSB开关的相同电流，LSB开关上的电压降可比在MSB开关上的电压降要大得多。在本DAC设置中，流过该开关的电流以及从而跨过开关的电压降是数字输入码的函数，其中经过MSB的开关的压降可以是忽略不计的，以及经过LSB的开关的电压降可有较大变化。0025通过为LSB开关供给较小的电压校正，对于L。

29、SB纳入了不可忽视的电压降是可取的因素。在一个示例性实施例中，并非为MSB的VDS/2修正，LSB可以供给VDS/4修正。0026在另一个示例性实施例中，LSB开关的栅极电压可以根据对应的位位置可变地产生。因此，在LSB区域中较低有效位的栅极电压可具有较小的电压校正，而在LSB区域中较高有效位的栅极电压可具有较大的电压校正。图5示出根据本发明的示例性实施例，对于LSB具有可变的栅极电压的分段R2RDAC。参照图5，分段R2RDAC504可以包括MSB的分段部分506和LSB的R2R部分。在分段部分506中的MSB的栅极电压可以类似于图4，包括VDS/2的电压校正。然而，在R2R部分中LSB的栅。

30、极电压可以是可变的，这取决于数字位的位置，并从VGN/VGP发生器供给。如图4所示，VGN/VGP发生器可以类似于如图4所示的第一子电路406，用于产生未经校正的VGN，以及第二子电路502用于通过校正电压校正所产生的VGN。0027子电路502可包括运算放大器510、NMOS512、堆叠的串联连接的电阻R4、和堆栈的串联连接的电阻R5。在一个实施例中，串联连接的电阻R4的电阻之和可等于R3的电阻，如图4所示，或者R4R3，与串联连接的电阻R5的电阻之和可等于R3的2倍电阻，或R52R3。子电路502的PM节点可以是在串联连接的R5的中间点，即一半的串联连接的R5从NMOS512的源极连接到P。

31、M，以及一半R5从PM连接到地面。串联连接的R4可以连接在NMOS512的漏极和VGN发生电路426的输出端之间，如图4所示。在一个实施例中，从NMOS512节点NM的漏极的电压可以被提供给DAC504的MSB的那些NMOS开关的栅极，并且在节点PM的电压可以被提供给的DAC504的MSB的那些PMOS开关。在优选实施例中，DAC505的MSB可以包括在分段R2RDAC中分段部分508的那些位。因此，那些MSB的MOS开关的栅极VGN和VGP可减少VDS/2，其中VDS是如图4所示的漏极至源极的电压降。0028对于那些较低有效位诸如，在DAC的R2R部分506中的那些位为那些LSB的MOS开关。

32、的栅极的VGN和VGP可根据比特的位置被降低。在一个实施例中，电压偏移量可对说明书CN104247270A5/5页9于那些LSB从较高位减少到较低位。参照图5，作为例证的例子，位I1、I、I1可有下降的意义。因此，位I1、I、I1的电压偏移量VGN/VGP可相应减少。在一个实施例中，位I1、I、I1的NMOS开关的栅极电压可以来自子电路502中的节点NI1、NI、NI1或NMOS512的漏极的位置NI1、NI、NI1，和位I1、I、I1的PMOS开关的栅极电压可来自子电路502中的节点PI1、PI、PI1或从PM节点在位置PI1、PI、PI1的R5。在这种方式中，电压偏移量可以根据LSB的位位置按比例减少。0029本领域技术人员可以从前述描述理解本发明可以以各种各样的形式实现，并且各个实施例可以单独或组合来实现。因此，虽然本发明的实施例已经结合其特定实施例进行了描述，该实施例和/或本发明的方法的真正范围不应该那么有限，因为一旦本领域技术人员研究附图、说明书和以下的权利要求，其它的修改将变得显而易见。说明书CN104247270A1/3页10图1现有技术图2现有技术说明书附图CN104247270A102/3页11图3现有技术图4说明书附图CN104247270A113/3页12图5说明书附图CN104247270A12。