动态记忆胞元 【技术领域】
本发明系关于一种使用在DRAM内存的动态记忆胞元。
背景技术
迄今已熟知的DRAM记忆胞元之缺点为在该胞元电荷流到该位线上时之激活期间，其位对仅有一条条位线之电压会改变。在位线对的位线上之电压差可由读出放大器放大，其中该具有较高电荷的电压会增加而该具有较低电荷的电压会减少。在该位线对的位线上之电荷的发散分离并不完全对称，因为从中心电压进行，仅有一条位线连接至该储存电容，使得最初仅有一条位线的电荷会在该记忆胞元的读出期间改变。此导致该电荷在放大作用(预读出(presensing))期间有不对称的发散分离。
此在预读出期间的行为具有不可能完全排除在不同的毗连位线对(该位线对的位线经扭转)之毗连位线间的讯号耦合之效应。相较之下，在对称行为的实例中，在电荷于预读出中分离之实例中，来自位线间之耦合的负面影响实际上可藉由扭转该些位线之辅助来排除。
【发明内容】
本发明之目标为提供一种DRAM记忆胞元，此可使其能减低在位线间之负面耦合。
此目标可利用如权利要求第1项之动态记忆胞元来达成。
本发明更优良的精细改进则详细指明在相依的权利要求中。
本发明之第一观点提供一种可藉由一选择讯号来选择的动态记忆胞元，其内容可藉由一具有第一及第二位线之位对读出。该动态记忆胞元具有一连接至第一及第二选择晶体管的储存电容。依该选择讯号而定，该储存电容的第一终端经由该第一选择晶体管连接至该第一位线，及该储存电容的第二终端经由该第二选择晶体管连接至该第二位线。
在此方法中，可提供一种动态记忆胞元，其中该储存电容的电荷内容会在读出期间施加至该位对的二位线。在读出之前，该位线对的位线在相同地中心电压下(此由先前进行的电荷均值化所引起)。结果，在位线对之位线间的电容同时干涉之情况中，该位线之一的电荷会减低且另一条位线的电荷会增加相同的量。
在此方法中，于记忆胞元的读出期间，可在二条位线上获得实质上确切相反(即对称)的讯号曲线。因此，实质上在中心处扭转的位对之位位会造成欲耦合在其中的相反对称讯号曲线到一未未扭转的毗连位线上，以便该耦合在其中的讯号可彼此互易地补偿。
可提供的是，以积体在一基材中的方法来建构该记忆胞元。该储存电容包含一沟槽电容，该储存电容的内部区域与外部区域则由一绝缘层分隔，以形成一电容器。该第一选择晶体管连接至该储存电容的内部区域，且该第二选择晶体管连接至该储存电容的外部区域，以便在该选择晶体管经激活的情况中，该内部区域的电荷可施加至该第一位线且该外部区域的电荷可施加至该第二位线。
为此目的，较佳的是将该第一及第二选择晶体管铅直安排在该沟槽电容的二边。藉由铅直安排该选择晶体管，用来实现此记忆胞元所需之面积仍然非常小，使得具有此动态记忆胞元的DRAM内存与习知的DRAM内存比较并无明显较大。
为了实现铅直安排的选择晶体管，可在该沟槽电容上安排一可施加驱动讯号的驱动区域。此导引区域较佳为以可同步提供作为该第一及第二选择晶体管之阐极区域的方式配置。
在该沟槽电容处，以该沟槽电容能接触连接的方式来安排该选择晶体管的汲极/源极区域。于此实例中，该第一选择晶体管的汲极/源极区可造成与该储存电容的外部区域接触，及该第二选择晶体管的汲极/源极区可造成与该储存电容的内部区域接触。将该选择晶体管之各别进一步的汲极/源极区域安排成接近该表面，以将其接触连接至欲读出该贮存电荷之相符合的位线上。
【附图说明】
下列将参考伴随的图形更详细解释本发明较佳的具体实施例，其中：
图1为一具有根据本发明的较佳具体实施例之动态记忆胞元构件的电路图；
图2为一具有根据本发明的具体实施例之记忆胞元的DRAM内存之细部图，其含有一经扭转的位线；
图3为一含有根据本发明之经积体的动态记忆胞元之基材的截面图；
图4为一根据本发明之动态记忆胞元的基材晶圆之平面图。
【具体实施方式】
图1阐明一种根据本发明之动态记忆胞元。该记忆胞元具有一储存电容器C，其第一终端经由第一选择晶体管T1连接至位BBLP的第一位线BL1。该储存电容器C的第二终端经由第二选择晶体管T2连接至位线对BLP的第二位线BL2。该第一选择晶体管T1与该第二选择晶体管T2的控制终端可经由字符线(word line)WL驱动。较佳的是将选择晶体管T1，T2设计成n-信道场效应晶体管，以便该些选择晶体管T1，T2可在字符线WL上的高电压情况中开启。
若该选择晶体管在通电状态，则贮存在该储存电容C中的电荷会相等地流到该第一位线BL1与该第二位线BL2上。位线对BLP的二条位线BL1，BL2已藉由一电荷均值化装置(无显示)预先均值化成中心电压。
该位线对BLP的第一位线BL1及第二位线BL2在一末端处连接至读出放大器1。将该读出放大器以可侦测到在位线对BLP的二条位线BL1，BL2间之电荷差，且可增加具有较高电荷的位线电压及减低具有较低电荷的位线之电压的方式配置。由于贮存在该储存电容中之电荷相等且可同步施加至二位线的事实，结果为在该二条位线上绕着该中心电压有一对称相反的讯号曲线。
再者，此记忆胞元的优点为该位对BBLP的二条位线BL1，BL2于是在连接至该记忆胞元后具有相同的电容。因此，可避免因该储存电容仅施加至一条位线的事实所产生的不对称性。
再者，在位线对BLP之位线BL1，BL2间的讯号大小为两倍。此可使用来改善讯号属性，因此使得该芯片更可信赖或其它可藉由例如减半中心电压来减低电能消耗。此可产生进一步的优点，换句话说，可藉由减低该胞元电压以大于比例地减低漏电流(其经常依以非欧姆方式(即非线性方式)所施加的电压而定)。
图2阐明具有根据本发明的较佳具体实施例之动态记忆胞元的DRAM内存之细部图。显示在图1的选择晶体管在图2中则以简化的方式由在字符线WL与位线BL间之交叉线处的点来象征性地表示，而该储存电容C则象征性地由在字符线上的点来表示。在每个第二位线对BLP之实例中，可看见的是该些位线在中心处扭转。
第一位线对BLP1具有一经扭转的位线，而第二位线对BLP2具有一无扭转的位线。此安排的优点为将该第一位线对BLP1的第一位线之一半铺设成与该第二位线对BLP2的第一位线毗连。同样地，将该第一位线对BLP1的第二位线BL2之一半铺设成与该第二位线对BLP2的第一位线毗连。因为在毗连之位线间会发生讯号过耦合的情况，在此方法中，在该第一位线对BLP1之第一位线的一半上及在第二位线之一半上的讯号曲线会耦合进入该第二位线对的毗连第一位线中，此相反的讯号曲线意谓着该耦合在其中的讯号乃于相反方向且可彼此互易地补偿。在此方法中，可能由于在不同位线对的位线间之讯号曲线而减低耦合在其中的扰动讯号。
与先述技艺比较，此特别优良，因为可藉由根据本发明之动态记忆胞元来获得一对称讯号曲线。
因为在习知的记忆胞元实例中，该储存电容的电荷仅会施加至一条位线上而产生一不对称的讯号曲线，以至于在显示于图2之安排的实例中，无法实现完全补偿该过耦合讯号。
图3阐明含有二个根据本发明之经积体的动态记忆胞元之半导体基材的截面图。储存电容C具体化为一沟槽电容，其由内部区域10与外部区域11形成。内部区域10及外部区域11可由绝缘层12将彼此分隔，因此可产生一电容器安排。安排在沟槽电容上的为字符线堆栈13，其电连接至字符线14。在所显示的图中，字符线14铅直于该截平面蔓延。字符线14、字符线堆栈13及沟槽电容10、11、12较佳为彼此铅直地积体在该基材上。
第一选择晶体管T1铅直安排在该字符线堆栈13的第一边上。连接至第一位线BL1的第一导电区域15则在第一边上蔓延，即毗连至字符线14。该第一导电区域15连接至该第一选择晶体管T1的第一汲极/源极区16。该第一汲极/源极区16较佳地经n+-掺杂，且藉由第一绝缘体17与字符线堆栈13分隔。在铅直方向上，将该第一选择晶体管T1之第一信道区域18安排在第一源极/漏极区域16下。将在第一选择晶体管T1的第一信道区域18与字符线堆栈13间之绝缘体17设计成闸极氧化物17。
电连接至储存电容的内部区域10之第二源极/漏极区24则位于铅直方向之第一信道区域18下。第一选择晶体管T1以此方法形成，使得该晶体管可经由字符线14驱动且可依在字符线14上的选择讯号而将在储存电容之内部区域10中的电荷施加至第一位线BL1。
连接至第二位线BL2(无显示)的接触连接区域19则提供在字符线堆栈13的第二边上。该接触连接区域19可经由第二导电区域20连接至第二选择晶体管T2的第三源极/漏极区21。第三源极/漏极区21可由第二绝缘体25与字符线堆栈13分隔。第二选择晶体管T2的第二信道区域26则位于铅直方向之第三源极/漏极区21下。
第二绝缘体25(同样设计成闸极氧化物)则在字符线堆栈13与第二选择晶体管T2之第二信道区域26间蔓延。第四源极/漏极区22(同样由第二绝缘体25与字符线堆栈13分隔)则位于铅直方向之第二信道区域26下。
第四源极/漏极区22则位于该沟槽电容的区域中，但是绝缘区域23则安排在该沟槽电容的内部区域10与第四源极/漏极区22之间。此外，该第四源极/漏极区22电连接至该沟槽电容的外部区域11。在此方法中，该沟槽电容C的外部区域11经由第二选择晶体管T2接触连接。若该第二选择晶体管T2于在字符线14上之选择讯号控制下激活，则该沟槽电容的外部区域11可经由接触区域19连接至该第二位线BL2。
此可产生一选择晶体管T1，T2呈铅直安排的结构，使得可不需预计扩大该面积需求而能实现根据本发明之此记忆胞元。
图4阐明一具有根据本发明之经积体的动态记忆胞元之基材的平面图。为了清楚的目的，并无显示该铅直蔓延的字符线及水平蔓延的位线。该记忆胞元以小方盒形式表示，其含有连接在二边的椭圆形选择晶体管T1，T2。图3的截面图则与在图4中以虚线方式描出的截线相符合。
为了让记忆胞元与二位线接触，则提供第一及第二导电区域15，20，在每个实例中，该第一导电区域15与第一选择晶体管连接；且在每个实例中，该第二导电区域20与第二选择晶体管T2连接。
提供一定长度的导电区域15，20，使得在接触连接器之辅助下，该第一导电区域15可连接至第一位线BL1且该第二导电区域20可连接至第二位线BL2。该位线(无显示在图4中)则水平蔓延在以下列方式阐明之结构上：该第一位线蔓延在第一导电区域15之接触连接19上，及该第二位线蔓延在第二导电区域20之接触连接19上。字符线14在与其相关的正确角度上蔓延，以在每个实例中能精确地在该记忆胞元结构上，而造成与字符线堆栈13接触。
在此方法中，其可能制造一经改良的DRAM内存电路，此控制并没有增加面积需求，且在二选择晶体管T1，T2之辅助下可同步将储存电容C连接至二条毗连位线。
此优点为在位对的毗连位线上之讯号曲线呈对称，以至于在经扭转的位线之实例中，在相关不扭转之位线上的串音可导致耦合在其中的讯号能彼此互易地补偿。
参考符号表列
1读出放大器
10储存电容之内部区域
11储存电容之外部区域
12介电质
13字符线堆栈
14字符线
15第一导电区域
16第一源极/漏极区
17第一绝缘体
18第一信道区域
19位线接触连接器
20第二导电区域
21第三源极/漏极区
22第四源极/漏极区
23绝缘层
24第二源极/漏极区
25第二绝缘体
26第二信道区域