逻辑运算电路及逻辑运算方法 关联申请参考
包含日本国专利申请2002年第18661号(2002年1月28日申请)的说明书、权利要求书、附图及摘要全部公布内容，参照这些全部公布内容与本次申请合为一体。
【技术领域】
本发明涉及逻辑运算电路和逻辑运算方法，特别涉及使用了强电介质电容等非易失性存储元件的逻辑运算电路、逻辑运算装置以及逻辑运算方法。
背景技术
众所周知，作为使用了强电介质电容的电路，有非易失性存储器。通过使用强电介质电容，所以能够实现用低电压可改写的非易失性存储器。
但是，在以往的电路中，虽然也能够存储数据，但还不能进行数据的逻辑运算。
【发明内容】
本发明目的在于解决以往使用强电介质电容电路中存在的上述问题，提供一种能够使用强电介质电容等非易失性存储元件，进行数据逻辑运算的逻辑运算回路、逻辑运算装置及逻辑运算方法。
依据本发明的逻辑运算电路，具备强电介质电容、第1信号线、第2信号线、运算结果输出部。强电介质电容能够保持第1运算数据所对应的极化状态，并具有第1和第2端子。第1信号线与强电介质电容的第1端子连接。第2信号线能够在保持了第1运算数据所对应的极化状态的强电介质电容的第2端子上施加第2运算数据，并与强电介质电容的第2端子连接。运算结果输出部，根据通过施加第2运算数据而得到的强电介质电容的极化状态，可以输出第1和第2运算数据的逻辑运算结果，并与第1信号线连接。
依据本发明的逻辑运算电路，具备强电介质电容，其具有第1和第2端子；第1和第2信号线，其分别连接在第1和第2端子上；和输出用晶体管。输出用晶体管一种场效应型的输出用晶体管，具有连接在第1信号线上的栅极端子、和将输入到栅极端子的控制信号所对应的输出信号输出的输出端子，作为控制信号当施加比该输出用晶体管的阈值电压更接近第1基准电位地电位时成为OFF，当施加比该阈值电压更接近第2基准电位的电位时成为ON。该逻辑运算电路按照进行以下动作那样构成。即，该逻辑运算电路通过将第1和第2信号线分别连接在第1基准电位和不同于该第1基准电位的第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位上，在强电介质电容上产生第1运算数据所对应的极化状态。该逻辑运算电路，然后通过将第1和第2信号线均连接在第2基准电位上，不会使强电介质电容的残留极化状态发生变化，将第1信号线预充电到第2基准电位。该逻辑运算电路，然后，解除施加到第1信号线上的电压，同时将第2信号线接在第2运算数据所对应的第1或者第2基准电位上，对应此时产生在第1信号线上的电位，将在输出用晶体管的输出端子上所出现的输出信号，作为第1和第2运算数据的逻辑运算结果而得到。
依据本发明的逻辑运算电路，具备：非易失性存储元件，其保持着作为2值数据的第1运算数据y所对应非易失状态，并具有第1和第2端子；和运算结果输出部，其根据通过在非易失性存储元件的第2端子上施加作为2值数据的第2运算数据x而得到的该非易失性存储元件的状态，将第1和第2运算数据y和x的逻辑运算结果作为2值数据的运算结果数据z输出，构成为：运算结果数据z实质上满足z＝x AND y的关系式。
依据本发明的逻辑运算电路，具备：非易失性存储元件，其保持着第1运算数据所对应的非易失状态；运算结果输出部，其根据在非易失性存储元件上通过施加第2运算数据而得到的该非易失性存储元件的状态，将第1和第2运算数据的逻辑运算结果输出，并连接在非易失性存储元件的第1端子上。
依据本发明的逻辑运算方法，具备：在具有第1和第2端子的第1强电介质电容上，保持第1运算数据所对应的极化状态的步骤；将保持了极化状态的强电介质电容的第1端子充电到规定基准电位的步骤；和根据在让第1端子成为规定基准电位的强电介质电容的第2端子上通过施加第2运算数据而得到的强电介质电容的极化状态，获得第1和第2运算数据的逻辑运算结果的步骤。
本发明的特征，如上述那样虽然可以全面展示，但其构成和内容，与目的和特征一起，在参考附图的情况下可以通过以下的说明而更加清楚。
附图说明：
图1是表示本发明一实施方式的逻辑运算电路1的电路图。
图2是表示逻辑运算电路1动作的时序图。
图3A、图3B是分别表示在写入动作时逻辑运算电路1的状态和强电介质电容CF的极化状态图。
图4A、图4B是分别表示在存储保持动作时和在运算动作的第1期OP1中逻辑运算电路1的状态和强电介质电容CF的极化状态图。
图5A、图5B是分别表示在运算动作时的第2期OP2中逻辑运算电路1的状态和强电介质电容CF的极化状态图。
图6A是表示在逻辑运算电路1中进行ML＝x AND y逻辑运算时，第1运算数据y、第2运算数据x、输出线ML的值之间关系的表。图6B是表示，进行ML＝x NOR y逻辑运算时，第1运算数据y、第2运算数据x、输出线ML的值之间关系的表。
图7A是将图1所示的逻辑运算电路1用框图表示的图。图7B是表示使用了图1所示的逻辑运算电路1的联想存储器21的框图。图7C是以字电路Bi为例说明联想存储器21中字电路逻辑处理内容的图。
图8表示采用逻辑运算电路1实现图7C所示的字电路Bi时的电路图。
图9A和图9B是说明在实施方式1中强电介质电容CF、晶体管MP的诸特性关系的图。图9C是说明在另一实施方式中，强电介质电容CF不发生极化反相的临界条件的图。
图10A是表示使用TMR元件151作为非易失性存储元件时，逻辑运算电路一部分的平面示意图。图10B、图10C分别表示图10A的截面b-b、截面c-c的截面图。
图11A～图11D是说明在写入动作时，流入到输入线167、169的电流IC1、IC2的方向和强磁性层163磁化方向的变化关系图。
图12A、图12B是表示基于存储在TMR元件151中的数据，控制晶体管MP的方法(读出动作的方法)的说明图。
【具体实施方式】
图1是表示依据本发明一实施方式的逻辑运算电路1的电路图。逻辑运算电路1具备强电介质电容CF、作为输出用晶体管的晶体管MP、晶体管M1、M2。晶体管MP、M1、M2均为N沟道MOSFET(金属—氧化物—半导体场效应晶体管)。
强电介质电容CF的第1端子3接在第1信号线7上，第2端子5接在第2信号线9上。第1信号线7，连接晶体管MP的栅极端子。
第1信号线7，通过晶体管M1连接到板线PL，同时通过晶体管M2连接到第2信号线9上。晶体管M1、M2的栅极端子分别连接读写线RWL、字线WL上。
晶体管MP的输入端子，通过晶体管M3接在第1基准电位的接地电位GND上。晶体管MP的输出端子连接在输出线ML上。输出线ML通过晶体管M4接在第2基准电位的电源电位Vdd上。晶体管M3、M4的栅极端子接在预置线PRE上。
晶体管M3是N沟道MOSFET(金属—氧化物—半导体场效应晶体管)。晶体管M4是P沟道MOSFET(金属—氧化物—半导体场效应晶体管)。
图9A、图9B是说明强电介质电容CF、晶体管MP的诸特性关系的图。该图9A、图9B，是表示在运算时的强电介质电容的极化状态的图5B的一部分放大图。
图中，Vd：第1基准电位的接地电位GND和第2基准电位的电源电位Vdd差值的绝对值，CG：输出用晶体管MP的栅极电容，CFrev：强电介质电容CF的反相方向平均电容，CFnon：强电介质电容CF的非反相方向平均电容，Va1：在第1运算数据y＝1(与强电介质电容CF的极化状态P1对应)、第2运算数据x＝1(与位线BL接到接地电位GND的状态对应)时，在输出用晶体管CG的栅极端子上生成的电位和第1基准电位的接地电位GND之间差值的绝对值，Va2：在第1运算数据y＝0(与强电介质电容CF的极化状态P2对应)、第2运算数据x＝1(与位线BL接在接地电位GND上的状态对应)时，在输出用晶体管MP的栅极端子上生成的电位和第1基准电位的接地电位GND之间差值的绝对值。
从图9A可得
Va1＝CG·Vd/(CFrev+CG) ……(1)
同样，从图9B可得
Va2＝CG·Vd/(CFnon+CG) ……(2)
如后面所述，按照y＝1且x＝1时，输出用晶体管MP为OFF，y＝0且x＝1时，输出用晶体管MP为ON那样设置输出用晶体管MP的阈值电压。即
Va1＜Vath＜Va2 ……(3)
从以上式(1)～(3)可得
CFnon/CG+1＜Vd/Vath＜CFrev/CG+1 ……(4)
另外，在本实施方式中，输出用晶体管MP的阈值电压和第1基准电位的接地电位GND之间差值的绝对值Vath，要比强电介质电容CF的允许电压上限Vc小。这样，通过运算，当强电介质电容CF的极化状态向发生反相的方向变化时，即反映y＝1且x＝1时的运算结果，输出用晶体管MP为OFF时，即使这样，也不会发生强电介质电容CF的极化反相。
这样，在本实施方式中，输出用晶体管MP的阈值电压和第1基准电位的接地电位GND之间差值的绝对值Vath，按照比强电介质电容CF的允许电压上限Vc小且满足式(4)那样，设定强电介质电容CF、晶体管MP的诸特性。如果这样设定，则在维持第1运算数据所对应的残留极化的状态，即不会破坏第1运算数据y的情况下，可以进行第1运算数据y和第2运算数据x的逻辑运算。
另外，输出用晶体管MP的阈值电压和第1基准电位之间差值的绝对值Vath，即使在强电介质电容CF的允许电压上限Vc以上时，也在维持第1运算数据所对应的残留极化不变的状态，即不会破坏第1运算数据y的情况下，可以进行第1运算数据y和第2运算数据x的逻辑运算。此时的条件在下面说明。
首先，通过运算，当强电介质电容CF的极化状态向发生反相的方向变化时，即y＝1且x＝1时，即使这样，强电介质电容CF也不发生极化反相的临界条件，用图9C来说明。
图中，Vd：第1基准电位的接地电位GND和第2基准电位的电源电位Vdd之间差值的绝对值，CGc：强电介质电容CF在不发生极化反相的临界时输出用晶体管CG的栅极电容，Vc：强电介质电容CF的允许电压上限，Pr：强电介质电容CF的残留极化。
从图9C可得
CGc＝Pr/(Vd-Vc) ……(5)
通过运算，当强电介质电容CF的极化状态向发生极化反相的方向变化时，即，即使y＝1且x＝1时，为了强电介质电容CF也不发生极化反相，输出用晶体管CG的栅极电容CG
CG≤CGc ……(6)
根据上述式(5)～(6)，
CG≤Pr/(Vd-Vc) ……(7)
那么，根据与条件，因为输出用晶体管MP的阈值电压和第1基准电位差值的绝对值Vath在强电介质电容CF的允许电压上限Vc以上，所以y＝1且x＝1时，很明显输出用晶体管MP为OFF。
另一方面，由于在y＝0且x＝1时输出用晶体管MP为ON，和图9B的情况一样，
CFnon/CG+1＜Vd/Vath ……(8)
即如果满足上述式(7)～(8)那样构成，输出用晶体管MP的阈值电压和第1基准电位差值的绝对值Vath，即使在强电介质电容CF的允许电压上限Vc以上，也在维持第1运算数据所对应的残留极化不变，即不破坏第1运算数据y的情况下，可以进行第1运算数据y和第2运算数据x的逻辑运算。
接着，就图1所示的逻辑运算电路1的动作进行说明。图2是表示逻辑运算电路1动作时序图。
在写入动作中，在字线WL、读写线RWL上，分别施加“L”电位(即第1基准电位的接地电位GND)，“H”电位(即第2基准电位的电源电位Vdd)。另外，在位线BL、板线PL上，施加第1运算数据y、/y(y的反相数据)。在本实施方式中，构成为在y＝1时，在位线BL、板线PL上，分别施加“H”、“L”。因此，在图2所示的写入动作中，作为第1运算数据给出y＝1。另外，只要不特别预先指出，将2进制数(2值信号)“A”的非(反相信号)用“/A”表示。
图3A、图3B分别表示在写入动作中逻辑运算电路1的状态和强电介质电容CF的极化状态图。如图3A所示，晶体管M2、M1分别为OFF、ON。另外，在强电介质电容CF的第1端子3和第2端子5上，分别施加“L”、“H”。
如图3B所示，这时，强电解电容CF的极化状态表示为P3。另外，作为第1运算数据赋予y＝0时，强电介质电容CF的极化状态表示为P4。
另外，如图2所示，在该动作中，因为在预置线PRE上施加“L”，所以晶体管M3、M4分别为OFF、ON。因此，输出线ML为“H”。
如图2所示，在写入动作之后进行存储保持动作。在存储保持动作中，在字线WL、读写线WRL，分别施加“H”、“L”。另外，在位线BL、板线PL上也同时施加“L”。
图4A、图4B是分别表示在存储保持动作中逻辑运算电路1的状态和强电介质电容CF极化状态的图。如图4A所示，晶体管M2、M1分别为ON、OFF。另外，在强电介质电容CF的第1端子3和第2端子5上，同时施加“L”。
如图4B所示，此时，强电介质电容CF的极化状态，表示为P1。另外，作为第1运算数据赋予y＝0时，强电介质电容CF的极化状态，为P2。
另外，如图1所示，因为在该动作中，在预置线PRE上也施加“L”，所以晶体管M3、M4分别为OFF、ON。因此，输出线ML为“H”。
如图2所示，在存储保持动作之后进行运算动作。运算动作分为第1期OP1、第2期OP2、第3期OP3。在运算动作第1期OP1中，进行与存储保持动作几乎同样的动作。只是，在位线B上，施加“H”这一点上，与存储保持动作不同。
运算动作的第1期OP1，也能够使用表示存储保持动作的图4A、图4B进行说明。即在运算动作的第1期OP1中，如图4A所示，晶体管M2，M1分别为ON、OFF。只是，在强电介质电容CF的第1端子3和第2端子5上，均施加“H”。由于该动作，第1端子3，即晶体管MP的栅极电容CG，预充电到电源电位Vdd。
如图4B所示，此时，强电介质电容CF的极化状态，和存储保持动作时同样，表示为P1。另外，作为第1运算数据在赋予y＝0时强电介质电容CF的极化状态，表示为P2。
另外，如图1所示，因为在该动作中，在预置线PRE上，施加“L”，所以晶体管M3、M4分别为OFF、ON。因此输出线ML为“H”。
如图2所示，在运算动作的第1期OP1之后，进行第2期OP2动作。在第2期OP2中，在字线WL、读写线WRL上，均施加“L”。另外在位线BL上，赋予第2运算数据的x。在本实施方式中，按照x＝1时，在位线BL上施加“L”那样构成。因此，在图2所示运算动作的第2期OP2中，作为第2运算数据赋予x＝1。另外在板线PL上，施加“L”。
图5A、图5B分别表示在运算动作的第2期OP2中逻辑运算电路1的状态和强电介质电容CF的极化状态图。如图5A所示，晶体管M2、M1均为OFF。另外，在强电介质电容CF的第2端子5上，施加“L”。
如图5B所示，根据图解法，此时，强电解电容CF的极化状态，从P1移至P7。此时，晶体管MP的栅极电容CG的状态，从P9移至P7。即晶体管MP的栅极端子电位Va，从Vdd变到P1和P7的电位差(与上述Va1相等)。
如上所述，晶体管MP的阈值电压Vth和接地电位GND之间差值的绝对值Vath(在本实施方式中等于Vth)，因为按照满足式(3)那样设定，所以此时，晶体管MP为OFF。
另外，在作为第1运算数据赋予y＝0时，强电介质电容CF的极化状态，从P2移至P8。此时，晶体管MP栅极电容CG的状态，从P10移至P8。即晶体管MP的栅极端子电位Va，从Vdd变化到P2和P8的电位差(与上述的Va2相等)。该结果与y＝1时不同，晶体管MP为ON。
另外，在作为第1运算数据赋予y＝1，作为第2运算数据赋予x＝0时(在图2的运算动作OP2′中所示的动作)，如图5B所示，强电介质电容CF的极化状态仍旧为P1。此时，晶体管MP栅极电容CG的状态仍旧为P9。即晶体管MP栅极端子的电位Va仍旧为Vdd。所以晶体管MP为ON。
进一步，在作为第1运算数据赋予y＝0，作为第2运算数据赋予x＝0时，如图5B所示，强电解电容CF的极化状态仍旧为P2。此时，晶体管MP的栅极电容CG的状态仍旧为P10。即晶体管MP的栅极端子电位Va仍旧为Vdd。因此晶体管MP为ON。
如图2所示，在运算动作的第2期OP2中，因为在预置线PRE上施加“H”，所以晶体管M3、M4分别为ON、OFF。因此，输出线ML的值，根据晶体管MP的ON、OFF而不同。即如图1所示，对应晶体管MP的ON、OFF，输出线ML的值为“L”、“H”。如果输出线ML的值“L”、“H”分别与逻辑“0”、“1”相对应，那么第1运算数据y、第2运算数据x、输出线ML的值(逻辑运算结果)之间的关系，如图6A那样。
从图6A可知，该逻辑运算电路1，进行ML＝x AND y(x和y的逻辑与)的逻辑运算。
如图2所示，在运算动作的第2期OP2之后进行第3期OP3的动作，第3期OP3的动作，是和上述存储保持动作一样的动作，省略其说明。
在计算同一个第1运算数据y和各种第2运算数据x之间的逻辑与时，如图2所示，可以按照第1运算数据y的写入动作进行1次之后，将关于各种第2运算数据x的运算动作反复进行那样构成。在这样的时候，也和上述一样，因为运算动作不会破坏第1运算数据y，所以不需要将第1运算数据y再写入。
另一方面，第1运算数据y和第2运算数据x双方，在每次变化时，将写入动作、存储保持动作、运算动作作为1个周期，按照将这个周期反复进行那样构成就可以。
另外，在上述实施方式中，将生成残留极化P1、P2那样的第1运算数据分别定义为y＝1、y＝0，在运算动作的第2期OP2中，将位线BL作为“L”、“H”那样的第2运算数据，分别定义为x＝1、x＝0，如图6A所示，按照能够进行ML＝x AND y(x和y的逻辑与)的逻辑运算那样构成，但本发明并不局限于此。
例如，将生成残留极化P1、P2那样的第1运算数据分别定义为y＝0、y＝1，在运算动作的第2期OP2中，将位线BL作为“L”、“H”那样的第2运算数据，如果分别定义为x＝0、x＝1，如图6B所示，也可以进行ML＝x NOR y(x和y的逻辑或的非)这样的逻辑运算。
那么，若将图1所示的逻辑运算电路1用框图表示，将如图7A那样。在图7A中，用存储功能块11表示强电介质电容CF，用阈值运算功能块13表示强电介质电容CF和晶体管MP。即在图1所示的逻辑运算电路1可以认为是这样的电路，让存储功能块11预先存储着第1逻辑运算数据y，在阈值运算功能块13中，进行第2运算数据x和第1运算数据y之间的逻辑运算，根据其运算结果控制晶体管MP的ON、OFF。
图7B是表示利用图1所示的逻辑运算电路1的联想存储器(ContentAddressable Memory)21的方框图。联想存储器21具备：检索字保持部23、字电路排列部25、输出电路部27。检索字保持部23，保持着作为检索对象的检索字S。字电路排列部25具备字电路B1、B2、…、Bn。输出电路部27，基于字电路排列部25的输出，进行规定的处理。
图7C是将字电路的逻辑处理内容以字电路Bi为例进行说明的图。由图7C表明，在字电路Bi中，基于下式计算出Z(S，Bi)。
Z(S，Bi)＝0(S＝Bi)，1(S≠Bi) ……(9)
即在字电路Bi中，只有在m位的检索字S和参照字Bi同时完全一致的时候，Z(S，Bi)为0，除此以外，Z(S，Bi)为1。
图8是将在图7C中所示的字电路Bi用逻辑运算电路1实现时的电路图。如图8所示，例如，在和逻辑运算电路1一样的逻辑运算电路31中，让存储功能块33预先存储着第1运算数据的bim，在阈值运算功能块35中，计算出第2运算数据的sm-1和第1运算数据bim之间的逻辑与，根据该运算的结果控制晶体管37的ON、OFF。
同样，在逻辑运算电路41中，在存储功能块43中，预先存储着第1运算数据/bim，在阈值运算功能块45中，计算第2运算数据/sm-1和第1运算数据/bim之间的逻辑与，根据该运算的结果控制晶体管47的ON、OFF。
因为晶体管37和晶体管47是串联连接，所以将晶体管37输出和晶体管47输出的逻辑或赋予节点51。即被串联连接的逻辑运算电路31、41构成1个EXNOR电路15(求bim和sm-1之间的异或之非的电路)。
EXNOR电路51，因为与同样结构的EXNOR电路53(求bi1和s0之间的异或之非的电路)、EXNOR电路55(求bi2和s1之间的异或之非的电路)、…并联连接，所以最后将EXNOR电路53、55、…、15的输出相互逻辑与的结果赋予节点51。因此作为节点51的反相输出，就可得到上述式(9)所示的Z。
这样，因为使用图1所示的逻辑运算电路1，能够很容易实现联想存储器等存储运算电路。
另外，在上述各实施方式中，虽然以晶体管MP是N沟道MOSFET的情况为例进行了说明，但是本发明并不局限于此。例如在晶体管MP使用P沟道MOSFET的时候，也能使用本发明。
另外，在上述各实施方式中，运算结果输出部包括场效应型输出用晶体管构成，同时构成为作为该输出用晶体管的输出信号而获得逻辑运算结果。该输出用晶体管为晶体管具有被连接在第1信号线上的栅极端子、将输入到栅极端子的控制信号所对应的输出信号输出的输出端子，作为控制信号施加比该输出用晶体管阈值电压更接近第1基准电位的电位时成为OFF，施加比该阈值电压更接近第2基准电位的电位时成为ON。
而且，为了将保持着第1运算数据所对应的极化状态的强电介质电容的第1端子预充电到第2基准电位，能够将第1信号线接在第2基准电位上，同时在逻辑结果输出时，将第1信号线接在第2基准电位上之后解除该连接，然后将第2信号线接在第2运算数据所对应的第1或者第2基准电位上，基于此时在第1信号线上产生的电位，输出逻辑运算结果。
但是，本发明并不局限于这样的构成。例如，在上述构成中，将上述强电介质电容的第1端子，也可以不预充电到第2基准电位，而预充电到第1基准电位。
另外，在上述各实施方式中，作为运算结果输出部，虽然是以场效应型晶体管为例进行了说明，但是，运算结果输出部并不局限于此。作为运算结果输出部，关键是，只有根据施加第2运算数据而得到的强电介质电容的极化状态，输出第1和第2运算数据的逻辑运算结果即可。
另外，在上述各实施方式中，作为非易失性存储元件，虽然是以强电介质电容为例进行了说明，但是，在本发明中的非易失性存储元件并不局限于强电介质电容。一般讲，作为非易失性存储元件，可以考虑具有迟滞特性的元件。
图10A～图12B是说明作为非易失性存储元件，使用TMR(TunnelMagnetoresistance)元件(隧道磁阻元件)的逻辑运算电路的一个例子图。图10A是表示使用TMR元件151作为非易失性存储元件时，逻辑运算电路一部分的平面示意图。图10B、C分别表示在图10A的截面b-b、截面c-c的截面图。
如图10A～图10C所示，TMR元件151具备：由电介质构成的薄膜状的非磁性层165；由强磁性体构成的一对强磁性层161、163。强磁性层161、163，按照夹着非磁性层165那样层叠。按照夹着TMR元件151那样配置一对输入线167、169。输入线167、169，分别按照接在强磁性层161、163那样配置。
输入线167、169，分别对应着第1和第2信号线。接在强磁性层161、163的输入线167、169的部分，分别对应着非易失性元件第1和第2端子161a、163a。
在输入线167、169上，可以分别流过期望方向的电流。强磁性层163也称为自由层，构成为根据流入到输入线167、169的电流的组合，改变磁化方向。另一方面，强磁性层161也被称为固定层，构成为根据流入到输入线167、169的电流，不改变磁化方向。在本例中，强磁性层161的磁化方向，在图上固定在右方向(第1磁化方向)。
图11A～图11D是说明在写入动作中，流入到输入线167、169的电流IC1、IC2的方向和强磁性层163磁化方向的变化之间的关系图。在图11A～图11D中，当在电流IC1垂直纸面的方向上从纸面流向胸前方向时作为IC1＝0，当在电流IC1垂直纸面的方向从纸面流向远离我们的方向时作为IC1＝1。电流IC2的情况也同样。在这时的输入线167、169周围发生的磁场方向用圆弧线箭头表示。
如图11A、图11D所示，电流IC1、IC2同向时，在TMR元件151附近，发生在输入线167、169周围的磁场互相抵消，因此强磁性层163的磁化方向不变。即强磁性层163的存储内容和写入动作前的存储内容相同。
另一方面，如图11B，图11C所示，电流IC1、IC2反向时，在TMR元件151附近，发生在输入线167、169周围的磁场互相增强，因此强磁性层163的磁化方向分别为在图中的右方向(第1磁化方向)或者左方向(第2磁化方向)。即强磁性层163的存储内容，通过写入动作，更新成与IC1、IC2的流向对应的内容。
这样，通过控制电流IC1、IC2，能够在TMR元件151中写入数据。
图12A、B是说明基于写入在TMR元件151中的数据，控制晶体管MP的方法，即读出动作方法的说明图。晶体管MP的栅极端子，通过输入线167连接在TMR元件151的端子161a上。TMR元件151的端子163a，通过输入端169连接在电源153上。
TMR元件151的电阻，根据隧道磁阻效应，在强磁性层161、163磁化方向相同时变小，磁化方向不同时变大。因此，如图12A、B所示，电源153的电压值一定(例如电源电位Vdd)，强磁性层163的磁化方向向右时流过的电流，与强磁性层163的磁化方向向左时流过的电流相比要大。利用这个性质，基于写入TMR元件151中的数据，控制晶体管MP。
这时，如果在写入动作之后的强磁性层163的磁化方向向右的状态、向左的状态，分别使其对应着运算数据y＝1、y＝0，在读出动作时施加在输入端169上的电位为电源电位Vdd时和接地电位GND时，使其分别对应于第2运算数据x＝1、x＝0，在读出动作中，晶体管MP为ON的状态和OFF的状态，分别使其对应运算结果数据z＝1、z＝0，则在本实施方式中的逻辑运算电路，与作为非易失性存储元件使用强电介质电容的上述逻辑运算电路相同，可知满足下面的式子。
z＝x AND y
另外，在本说明书中“A≤B”的意思是A比B小或者A和B相等。
另外，所谓“强电介质电容的反相方向平均电容”是指从第1运算数据所对应的强电介质电容的残留极化状态，达到由于施加第2运算数据而得到的强电介质电容的新极化状态的平均电容值，即向极化反相方向的电容值。
根据在本发明的逻辑运算电路，具备：强电介质电容、第1信号线、第2信号线、运算结果输出部。强电介质电容，能够保持第1运算数据所对应的极化状态，具有第1和第2端子。第1信号线，连接在强电介质电容的第1端子。第2信号线连接在强电介质电容的第2端子上，能够将第2数据施加在保持着第1运算数据所对应极化状态的强电介质电容的第2端子。运算结果输出部，基于通过施加第2运算数据而得到的强电介质电容的极化状态，能够输出第1和第2运算数据的逻辑运算结果，并连接在第1信号线上。
另外，根据本发明的逻辑运算方法，具备：在具有第1和第2端子的强电介质电容上，保持第1运算数据所对应极化状态的步骤；将保持着极化状态的强电介质电容的第1端子充电到规定基准电位的步骤；根据通过将第2运算数据施加到让第1端子成规定基准电位的强电介质电容第2端子而得到的强电介质电容的极化状态，得到第1和第2运算数据的逻辑运算结果的步骤。
因此，根据上述逻辑运算电路或者逻辑运算方法，通过将强电介质电容的极化状态与逻辑运算结果预先对应，根据通过在保持着第1运算数据所对应的极化状态的强电介质电容上施加第2运算数据而得到的强电介质电容的新极化状态，能够得到第1和第2运算数据的逻辑运算结果。即，使用强电介质电容能够进行数据的逻辑运算。
另外，在本发明的逻辑运算电路中，为了在强电介质电容上生成第1运算数据所对应的极化状态，第1和第2信号线分别连接在第1基准电位和与该第1基准电位所不同的第2基准电位中的一方电位，以及与第1和第2基准电位中的另一方电位上。
因此，通过第1和第2信号线，能够在强电介质电容中存储任意的第1运算数据。因此，不仅仅是第2运算数据，第1运算数据也可以随时改写。
另外，在本发明的逻辑运算电路中，运算结果输出部具备输出用晶体管，其具有连接在第1信号线上的栅极端子和将输入到栅极端子的控制信号所对应的输出信号输出的输出端子。该输出用晶体管是一种场效应型晶体管，作为控制信号，当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF状态，当施加比该阈值电压更接近第2基准电位的电位时成为ON状态。另外，逻辑运算结果可以从该输出用晶体管的输出信号得到。
因此，根据通过在保持着第1运算数据所对应的极化状态的强电介质电容上施加第2运算数据而得到的强电介质电容的新极化状态，而在第1信号线上产生的电位，与阈值电压相比，如果更接近第1基准电位，那么输出用晶体管成为OFF，与阈值电压相比，如果更接近第2基准电位，那么输出用晶体管成为ON。因此，通过预先适当设定输出用晶体管的阈值电压，能够将逻辑运算结果通过该输出用晶体管的输出信号得到。
另外，在本发明的逻辑运算电路中，为了将保持着第1运算数据所对应的极化状态的上述强电介质电容的第1端子预充电到第2基准电位，第1信号线可以连接在第2基准电位上。另外，该逻辑运算电路可以构成为：在逻辑运算结果输出时，将第1信号线连接在第2基准电位上之后解除该连接，然后将第2信号线连接在第2运算数据所对应的第1或者第2基准电位上，基于此时在第1信号线上产生的电位，输出逻辑运算结果。
因此，在第2运算数据对应第2基准电位的时候，在第1信号线上，不管第1运算数据的内容如何，都产生第2基准电位。因此在第2运算数据对应第2基准电位时，不管第1运算数据的内容如何，输出用晶体管都为ON。另一方面，第2运算数据在对应第1基准电位时，在第1信号线上，发生的是在第1和第2基准电位之间的电位，是第1运算数据内容所对应的不同的电位。因此将输出用晶体管的阈值电压，如果设定在上述不同电位之间的电位，那么第2运算数据对应第1基准电位时，对应第1运算数据的内容，输出用晶体管为ON或者OFF。即能够进行只有第1和第2运算数据的某个特定组合时，输出用晶体管为OFF那样的逻辑运算。
另外，本发明的逻辑运算电路具备：具有第1和第2端子的强电介质电容；分别连接在第1和第2端子上的第1和第2信号线；输出用晶体管。输出用晶体管，具有连接在第1信号线上的栅极端子，将输入到栅极端子的控制信号所对应的输出信号输出的输出端子，是一种场效应型晶体管，作为控制信号，当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF状态，当施加比该阈值电压更接近第2基准电位的电位时成为ON状态。另外，该逻辑运算电路构成为进行以下动作。即逻辑运算电路，通过将第1和第2信号线分别连接在第1基准电位和与该第1基准电位不同的第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位，由此在强电介质电容上生成第1运算数据所对应的极化状态。该逻辑运算电路，然后通过将第1和第2信号线均连接在第2基准电位，使强电介质电容的残留极化状态不发生变化，将第1信号线预充电到第2基准电位。该逻辑运算电路，然后，解除施加在第1信号线上的电压，同时将第2信号线连接在第2运算数据所对应的第1或者第2基准电位上，对应此时发生在第1信号线上的电位，将在输出用晶体管的输出端子上出现的输出信号，而得到作为第1和第2运算数据的逻辑运算结果。
因此，根据预先适当设置输出用晶体管的阈值电压，可以得到作为该输出用晶体管输出信号的逻辑运算结果。即，使用强电介质电容能够进行数据的逻辑运算。
另外，本发明的逻辑运算电路的特征在于，输出用晶体管的阈值电压和第1基准电位之间差值的绝对值Vath在强电介质电容的允许电压上限Vc以上，且满足下面式子。
CG≤Pr/(Vd-Vc)且CFnon/CG+1＜Vd/Vath
式中：
CG：输出用晶体管的栅极电容，
CFnon：强电介质电容的非反相方向平均电容，
Pr：强电介质电容的残留极化，
Vd：第1和第2基准电位差值的绝对值。
另外，本发明的逻辑运算电路的特征在于，输出用晶体管的阈值电压和第1基准电位之间差值的绝对值Vath比强电介质电容的允许电压上限Vc小，且满足下面式子。
CFnon/CG+1＜Vd/Vath＜CFrev/CG+1
式中：
CG：输出用晶体管的栅极电容，
CFnon：强电介质电容的非反相方向平均电容，
CFrev：强电介质电容的反相方向平均电容，
Vd：第1和第2基准电位差值的绝对值。
因此，根据上述两个中的任一个逻辑运算电路，无论第1和第2运算数据如何组合，第1运算数据所对应极化状态，也不会由于施加第2运算数据而反相。即输出用晶体管的阈值电压和第1基准电位之间差值的绝对值Vath，即使在强电介质电容的允许电压上限Vc之上时，还是在绝对值Vath比强电介质电容允许电压上限Vc小时，对于第1和第2运算数据无论如何组合，也不会破坏第1运算数据，能够进行逻辑运算。
另外，本发明的逻辑运算电路，具备：非易失性存储元件，其保持作为2值数据的第1运算数据y所对应非易失状态，并具有第1和第2端子；运算结果输出部，其根据在非易失性存储元件的第2端子上通过施加2值数据的第2运算数据x而得到的该非易失性存储元件的状态，将第1和第2运算数据y和x的逻辑运算结果作为2值数据的运算结果数据z输出，运算结果数据z实质上满足下面式子。
z＝x AND y
因此，预先将非易失性元件的非易失状态和运算结果数据z对应起来，根据在保持第1运算数据y所对应非易失状态的非易失性存储元件上通过施加第2运算数据x而得到的非易失性存储元件的新非易失状态，能够得到第1和第2运算数据y和x的逻辑与。即，使用非易失性存储元件能够进行数据的逻辑运算。
另外，本发明的逻辑运算电路的特征在于非易失性存储元件含有强电介质电容，非易失状态是该强电介质电容的残留极化状态。因此，作为非易失性元件使用强电介质电容，这样可以实现高速且低电压地写入。
另外，本发明的逻辑运算电路的特征在于具备：非易失性存储元件，其保持着第1运算数据所对应的非易失状态；运算结果输出部，其根据在非易失性存储元件上通过施加第2运算数据而得到的该非易失性存储元件的状态，输出第1和第2运算数据的逻辑运算结果，并且连接在非易失性存储元件的第1端子上。
因此，通过预先将非易失性元件的非易失状态和逻辑运算结果对应起来，根据在保持第1运算数据所对应的非易失状态的非易失性存储元件上，通过施加第2运算数据而得到的非易失性存储元件的新非易失状态，能够得到第1和第2运算数据逻辑运算结果。即，使用非易失性存储元件能够进行数据逻辑运算。
另外，本发明的逻辑运算装置的特征在于构成为：通过将上述任一逻辑运算电路串联和/或者并联配置，进行所期望的逻辑运算。
因此，用1个电路兼作为逻辑运算电路和存储部的上述逻辑运算电路几个组合，进行期望的逻辑运算，这与另外设置存储部的以往逻辑运算电路相比，能够将包含配线所需面积在内的电路面积做得相当小。因此能够大幅度地提高装置的集成度，同时可以抑止功耗。另外，因为存储是非易失性的，不需要为保持存储的电力。因此能够降低动作时的消耗功率，同时待机时几乎不消耗电力。另外，也不需要防备电源断流的备用电源。而且，作为非易失性元件使用含有强电介质电容的元件时，可以达到写入动作高速化的目的。
另外，本发明的逻辑运算装置的特征在于具备：对作为检索对象的检索字进行保持的检索字保持部；保持作为参照对象的参照字，同时进行该参照字和检索字之间的一致判断的字电路，按照将上述任一个逻辑运算电路并联和/或着串联配置，进行上述参照字的保持和进行一致判断那样构成的字电路。
因此，用1个电路兼作为逻辑运算部和存储部的上述逻辑运算部几个组合，构成进行参照字和检索字之间一致判断的字电路，这与以往的一致检索装置相比，能够将包含配线所需的面积在内的电路面积做得相当小。因此能够大幅度地提高装置地集成度，同时可以抑止功耗。另外，因为存储是易失性的，不需要为保持存储的电力。因此能够降低动作时的消耗功率，同时待机时几乎不需要电力。另外，也不需要防备电源断流的备用电源。而且，作为非易失性元件使用含有强电介质电容的元件时，可以达到写入动作高速化的目的。
另外，本发明的逻辑运算装置的特征在于构成为：字电路，对于构成参照字各个位来说，使用分别串联连接的一对逻辑运算电路，计算出参照字的位值和其此对应的检索字的位值之间异或之非所对应的逻辑值，根据各对逻辑运算电路的输出全都并联连接，以此计算出每一位被计算出的异或之非所对应的逻辑值全体的逻辑与所对应的逻辑值，将被计算出的逻辑与所对应的逻辑值，作为该字电路的一致判断结果的输出。
因此，能够构成为只有参照字和检索字完全一致时生成一致输出。因此，进行就多个参照字和检索字之间的一致判断，这样能够容易构成为从多个参照字中，只抽出完全一致的参照字，高集成度、低功耗的一致检索装置。
在上述中，虽然以优选实施方式对本发明进行了说明，但是各术语并非为了限定而使用，而仅为说明而使用，在不超出本发明的范围和精神的情况下，可以在权利要求书的范围内进行变更。