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1、10申请公布号CN104051463A43申请公布日20140917CN104051463A21申请号201410097490122申请日20140314102013002814720130315KRH01L27/092200601H01L29/423200601H01L29/0820060171申请人三星电子株式会社地址韩国京畿道72发明人张在浚郑在现74专利代理机构北京市柳沈律师事务所11105代理人翟然54发明名称半导体器件57摘要本发明提供了半导体器件。半导体器件包括第一导电类型的半导体基板；网孔型栅电极，在基板之上，包括在第一方向上延伸的第一部分和在交叉第一方向的第二方向上延伸的第二。
2、部分。网孔型栅电极可以具有多个开口；以及第二导电类型的源极区和漏极区，在相应于开口的位置处的基板中在第一方向和第二方向上交替地布置。30优先权数据51INTCL权利要求书4页说明书9页附图17页19中华人民共和国国家知识产权局12发明专利申请权利要求书4页说明书9页附图17页10申请公布号CN104051463ACN104051463A1/4页21一种半导体器件，包括第一导电类型的硅基板；网孔型栅电极，在所述硅基板上，包括在第一方向上延伸的第一部分和在垂直于所述第一方向的第二方向上延伸的第二部分，并具有多个开口；以及第二导电类型的源极区和漏极区，布置在被所述开口暴露的位置处的所述硅基板中，所述。
3、源极区和所述漏极区在所述第一方向上交替地布置并且在所述第二方向上交替地布置，其中所述第一方向是所述硅基板的硅晶向。2如权利要求1所述的半导体器件，还包括埋入区，以岛的形式提供在所述第一部分和所述第二部分的相应交叉区下面的所述硅基板中。3如权利要求2所述的半导体器件，其中所述埋入区包括形成于所述交叉区下面的所述硅基板中的开口中的埋入材料。4如权利要求3所述的半导体器件，其中所述埋入材料包括硅氧化物、锗和硅锗中的至少一个。5如权利要求2所述的半导体器件，还包括栅绝缘层，在所述基板与所述栅电极之间，其中所述第一导电类型是N型，所述第二导电类型是P型。6如权利要求1所述的半导体器件，还包括源极互连线，。
4、在与所述第一方向成45度角度的第三方向上延伸，所述源极互连线连接相应子集的所述源极区；和漏极互连线，在所述第三方向上延伸并且连接相应子集的所述漏极区，其中所述源极互连线和所述漏极互连线在垂直于所述第三方向的第四方向上交替地布置。7如权利要求1所述的半导体器件，其中所述源极区和所述漏极区位于在所述半导体基板中限定的有源区内，所述有源区包括第一侧和第二侧，该第二侧位于所述有源区的在所述第一方向或所述第二方向上与所述第一侧相反的相反侧，和其中所述半导体器件还包括源极互连线，具有Z字形，从所述有源区的所述第一侧延伸到所述有源区的所述第二侧并且连接所述源极区；和漏极互连线，具有Z字形，从所述有源区的所述。
5、第一侧延伸到所述有源区的所述第二侧并且连接所述漏极区。8如权利要求1所述的半导体器件，其中所述半导体基板的顶表面是（100）面。9一种半导体器件，包括第一导电类型的硅基板；网孔型栅电极，在所述硅基板上，包括在第一方向上延伸的第一部分和在垂直于所述第一方向的第二方向上延伸的第二部分，并具有多个开口；第二导电类型的源极区和漏极区，在所述开口下面的位置处的所述硅基板中，所述源极区和所述漏极区在所述第一方向上交替地布置并且在所述第二方向上交替地布置；以及权利要求书CN104051463A2/4页3埋入区，埋入位于所述第一部分和所述第二部分的交叉处下面的所述硅基板中。10如权利要求9所述的半导体器件，其。
6、中所述埋入区在所述源极区与所述漏极区之间的沟道区中引起压应力。11如权利要求10所述的半导体器件，其中所述埋入区包括硅氧化物、锗和硅锗中的至少一个。12如权利要求10所述的半导体器件，还包括栅绝缘层，在所述硅基板与所述栅电极之间，其中所述第一导电类型是N型，所述第二导电类型是P型。13如权利要求9所述的半导体器件，其中所述埋入区在所述源极区与所述漏极区之间的沟道区中引起张应力。14如权利要求13所述的半导体器件，其中所述埋入区包括碳化硅。15如权利要求13所述的半导体器件，还包括栅绝缘层，在所述硅基板与所述栅电极之间，其中所述第一导电类型是P型，所述第二导电类型是N型。16如权利要求9所述的半。
7、导体器件，其中所述第一方向是硅晶向。17一种半导体器件，包括硅基板，包括PMOS区域和NMOS区域；PMOS晶体管，在所述PMOS区域中，包括网孔型第一栅电极以及P型源极区和漏极区，该第一栅电极包括在第一方向上延伸的第一部分和在交叉第一方向的第二方向上延伸的第二部分并具有多个第一开口，所述P型源极区和漏极区提供在被所述第一开口暴露的所述硅基板中；NMOS晶体管，在所述NMOS区域中，包括网孔型第二栅电极以及N型源极区和漏极区，该第二栅电极包括在与所述第一方向成45度角的第三方向上延伸的第三部分和在垂直于所述第三方向的第四方向上延伸的第四部分并具有多个第二开口，所述N型源极区和漏极区提供在所述第。
8、二开口下面的位置处；以及第一埋入区，设置在所述第一部分和所述第二部分的各个交叉区下面的所述硅基板中。18如权利要求17所述的半导体器件，其中所述第一方向是所述硅基板的硅晶向。19如权利要求17所述的半导体器件，其中所述第一埋入区在所述源极区与所述漏极区之间的沟道区中引起压应力。20如权利要求17所述的半导体器件，还包括第二埋入区，设置在所述第三部分和所述第四部分的各个交叉区下面的所述硅基板中，所述第二埋入区在所述源极区和所述漏极区之间的沟道区中引起张应力。21一种半导体器件，包括晶体半导体基板；器件隔离绝缘体，埋入所述半导体基板内并限定第一有源区；和PMOS晶体管，包括权利要求书CN10405。
9、1463A3/4页4第一栅电极，具有网孔结构，形成在所述第一有源区上方；和多个第一源极区和第一漏极区，形成在所述第一栅电极的所述网孔结构的开口下面的位置处的所述第一有源区中，其中多个第一沟道区形成在相邻的第一源极区与第一漏极区之间的位置处的所述第一有源区中，至少一些所述第一沟道区具有在第一方向上延伸的沟道长度，和其中所述第一方向是所述晶体半导体基板的晶向。22如权利要求21所述的半导体器件，其中一些所述第一源极区具有多个相邻的第一漏极区，并且多个相应的第一沟道区设置在其间、在所述第一栅电极的所述网孔结构下面。23如权利要求22所述的半导体器件，其中所述相应的第一沟道区中的一些具有在所述第一方向。
10、上延伸的沟道长度，所述相应的第一沟道区中的其他第一沟道区具有在垂直于所述第一方向的方向上延伸的沟道长度。24如权利要求21所述的半导体器件，还包括多个凹槽，形成在所述第一栅电极的所述网孔结构的交叉部下面的位置处的所述半导体基板中，所述多个凹槽包括形成在其中的材料。25如权利要求24所述的半导体器件，其中所述材料为绝缘体。26如权利要求24所述的半导体器件，其中所述材料是半导体。27如权利要求26所述的半导体器件，其中所述材料是锗和硅锗之一。28如权利要求21所述的半导体器件，其中所述晶体半导体基板是晶体硅基板。29如权利要求21所述的半导体器件，其中所述器件隔离绝缘体限定第二有源区；和其中所述。
11、半导体器件还包括NMOS晶体管，包括第二栅电极，具有网孔结构，形成在所述第二有源区之上；和多个第二源极区和第二漏极区，形成在所述第二栅电极的所述网孔结构的开口下面的位置处的所述第二有源区中，其中多个第二沟道区形成在相邻的第二源极区和第二漏极区之间的位置处的所述第二有源区中，至少一些所述沟道区具有在第二方向上延伸的沟道长度。30如权利要求29所述的半导体器件，其中所述第二方向与所述第一方向成45度角度。31如权利要求29所述的半导体器件，其中所述第一方向和所述第二方向相同。32如权利要求29所述的半导体器件，还包括多个凹槽，形成在所述第一栅电极的所述网孔结构的交叉部下面的位置处的所述半导体基板中。
12、，所述多个凹槽包括形成在其中的材料，其中凹槽没有形成在所述第二栅电极的所述网孔结构的交叉部下面的位置处的所述半导体基板中。33如权利要求29所述的半导体器件，还包括多个第一凹槽，形成在所述第一栅电极的所述网孔结构的交叉部下面的位置处的所述半导体基板中，所述多个第一凹槽包括形成在其中的第一材料，和多个第二凹槽，形成在所述第二栅电极的所述网孔结构的交叉部下面的位置处的所述权利要求书CN104051463A4/4页5半导体基板中，所述多个第二凹槽包括形成在其中的第二材料，该第二材料不同该第一材料。34如权利要求33所述的半导体器件，其中形成在所述第一凹槽中的所述第一材料在所述第一沟道中引起压应力，形。
13、成在所述第二凹槽中的所述第二材料在所述第二沟道中引起张应力。权利要求书CN104051463A1/9页6半导体器件技术领域0001发明构思的示范性实施例涉及半导体器件。背景技术0002在半导体器件中，对低压功率器件，诸如互补金属氧化物半导体（CMOS）器件，存在增加的需求。发明内容0003在示范性实施例中，半导体器件可以包括第一导电类型的硅基板；网孔型栅电极，在硅基板上并包括在第一方向上延伸的第一部分和在垂直于第一方向的第二方向上延伸的第二部分；以及第二导电类型的源极区和漏极区，布置在被开口暴露的位置处的硅基板中，该源极区和漏极区在第一方向上交替地布置并且在第二方向上交替地布置。0004第一方。
14、向可以是硅基板的硅晶向。0005根据一些实施例，半导体器件可以包括第一导电类型的硅基板；在硅基板上的网孔型栅电极，包括在第一方向上延伸的第一部分和在垂直于第一方向的第二方向上延伸的第二部分，并具有多个开口；第二导电类型的源极区和漏极区，在开口下面的位置处的硅基板中，该源极区和漏极区在第一方向上交替地布置并且在第二方向上交替地布置；以及埋入区，埋入位于第一部分和第二部分的交叉处下面的硅基板中。0006根据公开的实施例的半导体器件可以包括硅基板，包括PMOS区域和NMOS区域；在PMOS区域中的PMOS晶体管，包括网孔型第一栅电极以及P型源极和漏极区，第一栅电极包括在第一方向上延伸的第一部分和在交。
15、叉第一方向的第二方向上延伸的第二部分并具有多个第一开口，P型源极和漏极区提供在第一开口下面的位置处；在NMOS区域中的NOMS晶体管，包括网孔型第二栅电极以及N型源极和漏极区，第二栅电极包括在与第一方向成45度角度的第三方向上延伸的第三部分和在垂直于第三方向的第四方向上延伸的第四部分并具有多个第二开口，N型源极区和漏极区提供在第二开口下面的位置处；以及第一埋入区，设置在第一部分和第二部分的各个交叉区下面的硅基板中。0007根据一些实施例，半导体器件可以包括晶体半导体基板；器件隔离绝缘体，埋入半导体基板内并限定第一有源区；和PMOS晶体管，包括第一栅电极，具有网孔结构，形成在第一有源区上方；和多。
16、个第一源极区和第一漏极区，形成在第一栅电极的网孔结构的开口下面的位置处的第一有源区中，其中多个第一沟道区形成在相邻的第一源极区与第一漏极区之间的位置处的第一有源区中，至少一些第一沟道区具有在第一方向上延伸的沟道长度，其中第一方向是晶体半导体基板的晶向。0008一些第一源极区可以具有多个相邻的第一漏极区，并且多个相应的第一沟道区设置在其间、在第一栅电极的网孔结构下面。0009在此描述的半导体器件可以在低压功率器件中使用，诸如，用于实现互补金属氧化物半导体（CMOS）器件。说明书CN104051463A2/9页7附图说明0010考虑到附图以及伴随的详细描述，本发明构思将变得更加明显。这里示出的实施。
17、例作为示例提供，而不是作为限制，其中相同的附图标记指代相同或相似的元件。附图不一定按比例。0011图1A示出典型的半导体器件的示例。0012图1B是沿图1A中的线II截取的截面图。0013图2A示出根据本发明构思的实施例的半导体器件。0014图2B和2C是分别沿图2A中的线II和IIII截取的截面图。0015图3是图2A中的部分“A”的放大图。0016图4A示出根据本发明构思的另一个实施例的半导体器件。0017图4B和4C是分别沿图4A中的线II和IIII截取的截面图。0018图5示出根据本发明构思的另一个实施例的半导体器件。0019图6示出根据本发明构思的另一个实施例的半导体器件。0020图。
18、7示出根据本发明构思的另一个实施例的半导体器件。0021图8示出根据本发明构思的另一个实施例的半导体器件。0022图9示出根据本发明构思的另一个实施例的半导体器件。0023图10A和11A是示出根据本发明构思的另一个实施例的半导体器件的制造工艺的俯视平面图。0024图10B和11B分别是沿图10A和11A中的线II截取的截面图。0025图10C和11C分别是沿图10A和11A中的线IIII截取的截面图。0026图12和13示出根据本发明构思实施例的电子设备。具体实施方式0027本发明构思的优点和特征以及实现它们的方法将从以下的示范性实施例而变得明显，这些示范性实施例将参照附图详细描述。这些实例。
19、示范性实施例仅仅是例子，许多实施和改变是可能的而不需要在此提供细节。仍然需要强调的是，本公开提供了替换实例的细节，但是这些列举的替换物不是穷举。此外，各种实例之间的细节的任何一致性不应解释为需要这样的细节，对于在此描述的每个特征列举出每个可能的变化是不实际的。权利要求书的语言应当被参考以确定本发明的要求。0028在说明书中，将理解，当称一个元件在另一层或基板“上”时，它可以直接在另一元件上，或者还可以存在插入的元件。在附图中，为了图示的清晰，尺寸，诸如，元件的厚度，和相对尺寸可以被夸大。0029下面参照截面图描述本发明的示范性实施例，这些图是本发明的示范性图示。示范性图示可以被制造技术和/或公。
20、差修改。因此，本发明的示范性实施例不限于附图所示的特定构造，而是包括基于半导体器件的制造方法的修改。例如，示出为直角的被蚀刻区可以形成为倒圆的形状或形成为具有预定曲率。因此，附图所示的区域可具有示意的特性。此外，附图所示的区域的形状可以举例说明了元件中的区域的特定形状，而不对本发明进行限制。说明书CN104051463A3/9页80030尽管使用像第一、第二和第三的术语来描述本发明构思的各个实施例中的各种元件，但是这些元件不限于这些术语。这些术语仅用于将一个元件与另一元件辨别开。这里描述并示范性说明的实施例包括其互补的实施例。0031在说明书中使用的术语仅是为了描述特定实施例的目的，并非要限制。
21、本发明。如本说明书中使用的，除非上下文另外清楚地指示，否则单数形式“一”和“该”均同时旨在包括复数形式。还将理解的是，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。0032在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或。
22、特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向（旋转90度或其它取向）且相应地解释这里所使用的空间相对描述语。0033当涉及取向、布局、位置、形状、尺寸、数量或其他量度时这里使用的术语，诸如“相同”、“平面”或“共面”不必然意味着精确相同的取向、布局、位置、形状、尺寸、数量或其他量度，而是旨在包含在例如因制造工艺导致会发生的可接收的改变范围内几乎相同的取向、布局、位置、形状、尺寸、数量或其他量度。0034除非另有界定，这里使用的所有术语（包括技术和科学术语）具有本公开属于的领域的普通技术人员共同理解的相同。
23、的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本申请的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。0035在下文，将参照附图更充分地描述本发明构思的实施例。0036在一个实例中，半导体器件可以包括上表面是（100）面的硅基板。通常，电子迁移率在方向比在方向上更高。另一方面，空穴迁移率在方向比在方向上更高。这是因为空穴的有效质量在方向上比在方向上小。在本申请的详细描述中，第一方向D1是011方向，第二方向D2是垂直于第一方向D1（即，D2是方向），第三方向D3与第一方向D1成45度的角度，此处45度是关于硅基板的顶。
24、表面逆时针的45度（即，D3是001方向），第四方向D4垂直于第三方向D3（即，D4是010方向）。如所理解的，第三方向D3001是硅晶向。虽然本发明的实施例关于这些方向而描述，并且关于这些实施例的这些方向涉及特定的晶向，但是本发明和这些方向不限于此，除非在权利要求书中另外说明。0037图1A示出典型的半导体器件10的特征，图1B是沿图1A中的线II截取的截面图。在1A和1B的实例中，半导体器件10包括其上表面处于（100）方向的硅基板11、多个栅电极20、源极区15和漏极区17。0038硅基板11可以提供有第一导电类型的阱区12。第一导电类型可以是N型或P型。对于NMOS，第一导电类型可以是。
25、P型。对于PMOS，第一导电类型可以是N型。器件隔离绝缘层13可以提供于阱区12中以限定有源区14。有源区14可以由器件隔离绝缘层13围绕。图1中的有源区14可以具有正方形形状但是不限于此。说明书CN104051463A4/9页90039栅电极20可以在第二方向D2上延伸。栅电极20可以例如由不同于第一导电类型的第二导电类型的多晶硅制成。栅绝缘层22可以提供在硅基板11和栅电极20之间。栅绝缘层22可以由例如硅氧化物制成。此外，绝缘间隔物可以提供在栅电极20的侧壁上。0040源极区15和漏极区17形成在栅电极20之间的暴露的硅基板11中。源极区15和漏极区17可以在第一方向D1上交替地提供。源。
26、极区15和漏极区17可以具有第二导电类型。接地接触区16可以具有第一导电类型。此外，接地接触区16可以提供于由源极区14围绕的硅基板11中。接地接触区16可以具有第一导电类型。0041层间电介质30可以提供在硅基板11上。层间电介质30可以包括硅氧化物。第一接触孔35和第二接触孔36可以提供在层间电介质30以分别暴露源极区15和漏极区17。可以形成第一接触孔35以暴露接地接触区16。第一接触31和第二接触32可以分别形成在第一接触孔35和第二接触孔36中。第一和第二接触31和32可以包括钛、氮化钛和/或钨。0042源极互连SL和漏极互连DL可以提供在层间电介质30上。可以提供源极互连SL以电连。
27、接布置在第二方向D2上的源极区15。源极互连SL和源极区15可以通过第一接触31连接到彼此。第一接触31可以与接地接触区16接触。可以提供漏极互连DL以电连接布置在第二方向D2上的漏极区17。漏极互连DL和漏极区17可以通过第二接触32连接到彼此。漏极互连DL可以在第二方向D2上延伸。源极互连SL和漏极互连DL可以在第一方向D1上交替地布置。0043图2A示出根据本发明构思的实施例的半导体器件100。图2B和2C是分别沿图2A中的线II和IIII截取的截面图。0044参照图2A至2C，半导体器件100可以包括其上表面处于（100）方向的硅基板110、栅电极120、源极区115和漏极区117。0。
28、045第一导电类型的阱区112可以提供于硅基板110中。第一导电类型可以是N型或P型。对于NMOS，第一导电类型可以是P型。对于PMOS，第一导电类型可以是N型。器件隔离绝缘层113可以提供于阱区112中以限定有源区114。阱区112可以由器件隔离绝缘层113围绕。图2A中的阱区112可以具有菱形但是不限于此。0046栅电极120具有在第三方向D3上延伸的第一部分121和在第四方向D4上延伸的第二部分122。因此，栅电极120可以是具有多个开口124的网孔（或格栅）型电极。可以形成开口124以暴露硅基板110。栅电极120可以由例如第二导电类型的多晶硅制成。栅绝缘层122可以提供在硅基板110。
29、和栅电极120之间。此外，绝缘间隔物可以提供在栅电极120的侧壁上。0047源极区115和漏极区117可以形成在被开口124暴露的硅基板110中。源极区115和漏极区117可以具有正方形的形状。源极区115和漏极区117可以在第三方向D3和第四方向D4上交替地提供。换句话说，源极区115和漏极区117可以在第一方向D1和第二方向D2上交替地提供。源极区115和漏极区117可以具有第二导电类型。接地接触区116还可以提供于由源极区115围绕的硅基板110中。接地接触区116可以具有第一导电类型。0048层间电介质130可以提供在硅基板110上。层间电介质130可以包括硅氧化物。第一接触孔135和。
30、第二接触孔136可以提供在层间电介质130以分别暴露源极区115和漏说明书CN104051463A5/9页10极区117。可以形成第一接触孔135以暴露接地接触区116。第一接触131和第二接触132可以分别形成在第一接触孔135和第二接触孔136中。第一和第二接触131和132可以包括钛、氮化钛和/或钨。0049源极互连SL和漏极互连DL可以提供在层间电介质130上。可以提供源极互连SL以电连接布置在第一方向D1上的源极区115。源极互连SL和源极区115可以通过第一接触131连接到彼此。第一接触131可以与接地接触区116接触。源极互连SL可以在第一方向D1上延伸。可以提供漏极互连DL以电。
31、连接在第一方向D1（或第二方向D2）上布置的漏极区117。漏极互连DL和漏极区117可以通过第二接触132连接到彼此。漏极互连DL可以在第一方向D1上延伸。源极互连SL和漏极互连DL可以交替地布置在第二方向D2上。尽管示出源极互连SL和漏极互连DL在第一方向D1上延伸，但是可以设置为在第二方向D2上延伸。0050图3是图2A中的部分“A”的放大图。参照图2A和3，沟道区118可以提供在源极区115和漏极区117之间。沟道区118可以在第三方向D3和第四方向D4上延伸。沟道区118可以延伸到第一部分121和第二部分122的交叠区。沟道区118的宽度可以增加到参照图1描述的典型半导体器件10的沟道。
32、区的宽度的约两倍。因此，可以增加在源极区115和漏极区117之间流动的电流119。另外，在此实例中，沟道包括在方向上延伸的部分（以及在010方向上延伸的部分）。0051与参照图1描述的典型半导体器件相比，根据此实施例，可以改善电流驱动能力。例如，PMOS的饱和漏电流（在下文称为“IDSAT”）可以被改善约百分之27，NMOS的IDSAT可以被改善约百分之17。此外，由于根据此实施例，栅电极120具有网孔型结构，所以可以降低栅电极120的电阻。因此，能够提高半导体器件的操作速度。0052图4A示出根据本发明构思的另一个实施例的半导体器件200。图4B和4C是分别沿图4A中的线II和IIII截取的。
33、截面图。现在将描述根据本发明构思的另一个实施例的半导体器件。在图4A至4C中，将描述不同于图2A至2C和图3的部分以避免重复的说明。0053参照图4A至4C，半导体器件200可以包括形成在基板110中的埋入区111，在第一部分121和第二部分122的交叠区中。埋入区111可以设置为岛的形状，在彼此直接相邻的两对源极区115和漏极区117的中心。埋入区111可以用栅电极120完全地覆盖。埋入区111可以在第三和第四方向D3和D4上施加压应力到沟道区118。埋入区111可以包括例如填充在沟槽中的埋入材料。埋入材料可以包括绝缘体、锗或硅锗。绝缘体可以是例如硅氧化物。埋入区111可以具有与器件隔离层1。
34、13相同的深度或小于器件隔离层113的深度。0054根据实施例，由于埋入区111在沟道区117中引起压应力，所以与参照图2A至2C描述的第一实施例相比能够提高PMOS的电流迁移率约百分之4（当埋入区111包括硅氧化物时）。因此，根据此实施例，电流驱动能力能够与参照图1描述的典型半导体器件相比被进一步提高。当埋入区111包括例如硅氧化物时，PMOS的IDSAT能够被提高约百分之31，NMOS的IDSAT能够与图1A和1B的典型器件相比被提高约百分之15。埋入区111可以不提供于NMOS中，可以仅提供在PMOS中。在这种情况下，可以进一步提高不仅PMOS而且NMOS的电流迁移率（例如，提高到图2A。
35、至2C的第一实施例的NMOS的水平）。而且，当埋入区111说明书CN104051463A106/9页11包括绝缘层时，可以降低产生至栅电极120的寄生电容。因此，能够进一步提高半导体器件的操作速度。0055图5示出根据本发明构思的另一个实施例的半导体器件300。在图5中，将描述不同于图2A至2C和图3的部分以避免重复的说明。0056参照图5，栅电极120的第一部分121和第二部分122可以设置在与参照图4A至4C描述的半导体器件200不同的方向上。第一部分121在第一方向D1上延伸。第二部分122可以在第二方向D2上延伸。换句话说，将理解，栅电极120设置为顺时针地旋转45度。因此，源极区11。
36、5和漏极区117可以在第一方向D1和第二方向D2上交替地布置。0057根据此实施例，沟道在第一和第二方向D1和D2上，即方向。根据此实施例的网孔型栅电极能够提高电流驱动能力，与参照图1描述的典型半导体器件相比。例如，PMOS的IDSAT能够被提高约百分之19，NMOS的IDSAT能够被提高约百分之18。0058图6示出根据本发明构思的另一个实施例的半导体器件400。在图6中，将详尽地解释不同于图5的部分以避免重复的说明。0059参照图6，半导体器件400包括参照图4A至4C说明的埋入区111。埋入区111提供于基板110中，在第一部分121和第二部分122的交叠区中。埋入区111在沟道区117。
37、中引起压应力。0060根据此实施例，电流驱动能力能够提高，与参照图1描述的典型半导体器件相比。当埋入区111包括例如硅氧化物时，PMOS的IDSAT能够被提高约百分之16，NMOS的IDSAT能够被提高约百分之16。0061而且，在以上描述的实施例中，在NMOS的情形下，埋入材料可以包括碳化硅。碳化硅可以在硅基板110中引起张应力。因此，能够进一步提高NMOS的IDSAT。0062图7示出根据本发明构思的另一个实施例的半导体器件500。在图7中，将描述不同于前述实施例的部分以避免重复的说明。0063参照图7，半导体器件500可以包括PMOS区域和NMOS区域。PMOS区域可以具有参照图5说明的。
38、晶体管结构，NMOS区域可以具有参照图4A至4C说明的晶体管结构。0064更具体地，半导体器件500可以包括硅基板110、PMOS区域中的PMOS晶体管、NMOS区域中的NMOS晶体管以及设置在PMOS区域的硅基板中的埋入区111。硅基板110可以包括PMOS区域和NMOS区域。NMOS晶体管包括网孔型第一栅电极120A，该网孔型第一栅电极120A具有在第一方向D1上延伸的第一部分121A和在垂直于第一方向D1的第二方向D2上延伸的第二部分122A。网孔型第一栅电极120A具有多个第一开口124A。此外，NMOS晶体管包括提供于被第一开口124A暴露的硅基板中的N型源极区和漏极区115A和11。
39、7A。PMOS晶体管包括网孔型第二栅电极120B，第二栅电极120B具有在从第一方向D1的45度的第三方向D3上延伸的第三部分121B和在垂直于第三方向D3的第四方向D4上延伸的第四部分122B。网孔型第二栅电极120B具有多个第二开口124B。此外，PMOS晶体管包括提供于被第二开口124B暴露的硅基板中的N型源极区和漏极区115B和117B。第二埋入区111B设置在PMOS区域中的第三部分121B和第四部分122B的交叠区的硅基板中。填充第二埋入区111B的埋入材料可以包括硅氧化物、锗或硅锗。0065在此实施例中，PMOS晶体管的沟道处于方向并受到由第二埋入区111B引起的压应力。NOMS。
40、晶体管的沟道处于方向并且没有受到由第二埋入区111B引起的说明书CN104051463A117/9页12压应力。根据此实施例，电流驱动能力能够提高，与参照图1描述的典型半导体器件相比。当埋入材料包括例如硅氧化物时，PMOS的IDSAT能够被提高约百分之31，NMOS的IDSAT能够被提高约百分之18。0066图8示出根据本发明构思的另一个实施例的半导体器件600。在图8中，将描述不同于前述实施例的部分以避免重复的说明。0067参照图8，半导体器件600可以包括PMOS区域和NMOS区域。PMOS区域可以具有参照图6说明的晶体管结构，NMOS区域可以具有参照图4A至4C说明的晶体管结构。第一埋入。
41、区111A可以进一步提供于NMOS区域中。NMOS区域中的第一埋入区111A可以用碳化硅填充。PMOS晶体管中的第二埋入区111B可以用硅氧化物、锗或硅锗填充。因此，第一埋入区111A可以在NMOS中引起张应力，第二埋入区111B可以在PMOS中引起压应力。0068根据此实施例，能够进一步提高NMOS和PMOS两者的电流驱动能力。0069图9示出根据本发明构思的另一个实施例的半导体器件700。在图9中，将详尽地解释不同于前述实施例的部分以避免重复的说明。0070参照图9，源极区115和漏极区117可以具有矩形形状。源极互连SL和漏极互连DL可以以Z字形提供并可以在某个方向上延伸。某个方向可以是。
42、栅极的第一部分121或第二部分122的延伸方向（在附图中，第一部分121的延伸方向被示出但是某个方向不限于此）。此外，尽管在附图中示出源极互连SL和漏极互连DL在矩形的伸长方向上延伸，但是它们的延伸方向不限于此。0071根据此实施例，接触面积增大并且因此能够降低接触电阻。而且，源极互连SL和漏极互连DL可以在宽度上增大以降低源极互连SL和漏极互连DL的电阻。0072根据前述实施例的半导体器件具有优越的电流驱动能力。为此，能够有效地减小半导体器件的尺寸。在此描述的半导体器件可以实现为例如移动式应用诸如需要低功耗的电源管理集成电路（PMIC），诸如，应用处理器、通信处理器和电池充电电路。0073图。
43、10A和11A是示出根据本发明构思的另一个实施例的半导体器件200的制造工艺的俯视平面图。图10B和11B是分别沿图10A和11A中的线II截取的截面图，图10C和11C是分别沿图10A和11A中的线IIII截取的截面图。0074参照图10A至10C，提供硅基板110。硅基板110具有处于（100）方向的上表面。方向和方向平行于硅基板110的上表面。0075第一导电类型的阱区112可以形成在硅基板110中。第一导电类型可以是N型或P型。对于NMOS，第一导电类型可以是P型。对于PMOS，第一导电类型可以是N型。器件隔离绝缘层113可以形成于阱区112中以限定有源区114。器件隔离绝缘层113可。
44、以围绕有源区114。形成器件隔离绝缘层113可以包括在硅基板110中形成第一沟槽113A、用第一绝缘层填充第一沟槽113A以及平坦化第一绝缘层以暴露硅基板110。第一绝缘层可以包括硅氧化物。0076另外，埋入区111可以形成在有源区114中。形成埋入区111可以包括形成第二沟槽111A、用埋入材料填充第二沟槽111A以在硅基板110中引起压应力、以及平坦化埋入材料以暴露硅基板110。埋入材料可以包括例如硅氧化物或硅锗。第二沟槽111A的深度可以等于或小于第一沟槽113A的深度。第二沟槽111A可以形成为以岛的形式彼此间隔开。0077在示范性实施例中，埋入材料可以包括硅氧化物。器件隔离绝缘层11。
45、3和埋入区说明书CN104051463A128/9页13111可以通过用第一绝缘层填充第一沟槽113A和第二沟槽111A以及平坦化第一绝缘层而同时形成。平坦化可以通过例如化学机械抛光（CMP）工艺进行。用于没有埋入区111的器件隔离绝缘层113的CMP工艺可以导致凹陷在有源区114内。埋入区111的压出材料可以防止凹陷。具体地，当有源区114宽时可以更有效地防止凹陷。0078在另一个示范性实施例中，埋入材料可以包括硅锗。在这种情况下，埋入区111可以通过不同于器件隔离绝缘层113的工艺来形成。该工艺可以包括形成第二沟槽111A以及用硅锗填充第二沟槽111A。图10C中示出的第二沟槽111A可以。
46、被形成并暴露出硅基板110在有源区114中的侧表面。在某些实施例中，硅基板的侧表面可以具有111面。硅锗可以在111表面上外延地生长以填充第二沟槽111A并且从硅基板110的表面向上突出。突出到硅基板110的上表面之上的硅锗可以被平坦化以被除去。因此，形成埋入区111。然后，器件隔离绝缘层113可以通过形成第一沟槽113A、用硅氧化物填充第一沟槽113A以及平坦化硅氧化物而形成。备选地，可以改变形成埋入区111和器件隔离绝缘层113的次序。0079参照图11A至11C，栅电极120可以形成在硅基板110上。栅电极120具有在第三方向D3上延伸的第一部分121和在第四方向D4上延伸的第二部分12。
47、2。因此，栅电极120可以是具有多个开口124的网孔型（或栅格型）电极。开口124可以形成以暴露硅基板110。栅电极120可以由例如第二导电类型的多晶硅形成。栅绝缘层122可以提供在硅基板110和栅电极120之间。栅绝缘层122可以由例如硅氧化物形成。绝缘间隔物可以进一步提供在栅电极120的侧壁上。0080源极区115和漏极区117形成在被开口124暴露的硅基板110中。源极区115和漏极区117可以通过利用栅极电极120作为掩模引入第二导电类型的杂质到硅基板110中而形成。因此，源极区115和漏极区117可以在第三方向D3和第四方向D4上交替地提供。硅基板110的用栅电极120覆盖的上部可以。
48、用作沟道区118。0081返回到图4A至4C，层间电介质130可以形成在硅基板110上。层间电介质130可以包括硅氧化物。通过图案化层间电介质层130，第一接触孔135可以形成为暴露源极区115。接地接触区116可以通过引入第一导电类型的杂质到暴露于第一接触孔135的源极区115而形成。接地接触区116可以由源极区115围绕。通过利用光致抗蚀剂（未示出）覆盖第一接触孔135而图案化层间电介质130，第二接触孔136可以形成为暴露漏极区117。第一接触131和第二接触132可以分别形成在第一接触孔135和第二接触孔136中。第一和第二接触131和132可以包括钛、氮化钛和/或钨。0082源极互连。
49、SL和漏极互连DL可以形成在层间电介质130上。源极互连SL可以连接布置在第一方向D1上的源极区115。源极互连SL可以通过第一接触131连接到源极区115。第一接触131可以与接地接触区116接触。源极互连SL可以在第一方向D1上延伸。漏极互连DL可以连接布置在第一方向D1上的漏极区117。漏极互连DL可以通过第二接触132连接到漏极区117。漏极互连DL可以在第一方向D1上延伸。源极互连SL和漏极互连DL可以交替地布置在第二方向D2上。0083根据其他实施例的半导体器件100、300、400、500、600和700可以以与以上方法类似的方法形成。0084图12和13示出包括根据本发明构思实施例的半导体器件的电子设备。0085参照图12，根据本发明构思实施例的电子设备1100可以合并在此描述的一个或说明书CN104051463A139/9页14多个半导体器件，并且可以是以下中的一个个人数字助理（PDA）、膝上型计算机、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、无线/有线电子装置或包括以上中至少两个的复合电子装置。电子设备1100可以包括控制器1110、输入/输出装置（I/O装置）1120诸如键区、键盘、显示器或触摸面板屏幕（TPS）、存储器1130和接口1340，它们可以通过总线1150连接到彼此。控制器1110可以包括例如微处。