《集成电路及操作具有非挥发性存储器的集成电路的方法.pdf》由会员分享，可在线阅读，更多相关《集成电路及操作具有非挥发性存储器的集成电路的方法.pdf（13页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 104051469 A (43)申请公布日 2014.09.17 CN 104051469 A (21)申请号 201410098111.0 (22)申请日 2014.03.17 13/834,019 2013.03.15 US H01L 27/115(2006.01) G11C 16/06(2006.01) (71)申请人 格罗方德半导体公司 地址 英属开曼群岛大开曼岛 (72)发明人 瑞卡多帕罗米卡诺 S弗莱克豪斯基 (74)专利代理机构 北京戈程知识产权代理有限 公司 11314 代理人 程伟 王锦阳 (54) 发明名称 集成电路及操作具有非挥发性存储器的集成 。
2、电路的方法 (57) 摘要 本发明涉及一种集成电路及操作具有非挥发 性存储器的集成电路的方法， 其中， 提供集成电路 及用于制造集成电路的方法。在示范具体实施例 中， 集成电路包含掺杂第一导电性决定杂质的半 导体基板。该半导体基板中已形成 ： 第一阱， 掺杂 与该第一导电性决定杂质不同的第二导电性决定 杂质 ； 第二阱， 形成于该第一阱内以及掺杂该第 一导电性决定杂质 ； 以及第三阱， 与该第一及该 第二阱隔开以及掺杂该第一导电性决定杂质。该 集成电路进一步包括浮动栅极结构， 形成于该半 导体基板上方。该浮动栅极结构包括 ： 第一栅极 组件， 配置于该第二阱上方以及用介电层与该第 二阱分离 ；。
3、 第二栅极组件， 配置于该第三阱上方 以及用该介电层与该第三阱分离 ； 以及传导连接 件。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 7 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图3页 (10)申请公布号 CN 104051469 A CN 104051469 A 1/2 页 2 1. 一种集成电路， 包含 ： 半导体基板， 掺杂第一导电性决定杂质， 其中， 已形成 ： 第一阱， 掺杂与该第一导电性决定杂质不同的第二导电性决定杂质 ； 第二阱， 形成于该第一阱内以及掺杂该第一导电性决定杂质 ； 及。
4、 第三阱， 与该第一及该第二阱隔开以及掺杂该第一导电性决定杂质 ； 浮动栅极结构， 形成于该半导体基板上方以及包含 ： 第一栅极组件， 配置于该第二阱上方以及以介电层与该第二阱分离 ； 第二栅极组件， 配置于该第三阱上方以及以该介电层与该第三阱分离 ； 及 传导连接件， 电性连接该第一及该第二栅极组件 ； 源极和漏极区， 配置于该第二阱中以及掺杂该第二导电性决定杂质， 所述源极和漏极 区具有形成至彼等的传导接触件 ； 第一端子， 由至该第一及该第二阱的电性接触件形成 ； 以及 第二端子， 由至该第三阱的电性接触件形成。 2. 根据权利要求 1 所述的集成电路， 其中， 该第一导电性决定杂质为 。
5、p 型， 以及该第二 导电性决定杂质为 n 型。 3. 根据权利要求 1 所述的集成电路， 其中， 该第二阱包含重度掺杂该第一导电性决定 杂质的区域， 该区域与至该第二阱的该电性接触件连接。 4. 根据权利要求 1 所述的集成电路， 其中， 该第一阱包含重度掺杂该第二导电性决定 杂质的区域， 该区域与至该第一阱的该电性接触件连接。 5. 根据权利要求 1 所述的集成电路， 其中， 该第三阱包含多个重度掺杂区。 6. 根据权利要求 5 所述的集成电路， 其中， 该多个重度掺杂区中的至少一区包含第一 型的导电性决定杂质。 7. 根据权利要求 5 所述的集成电路， 其中， 该多个重度掺杂区中的至少一。
6、区包含第二 型的导电性决定杂质。 8. 根据权利要求 1 所述的集成电路， 其中， 该第一栅极组件的表面积小于该第二栅极 组件的表面积。 9. 根据权利要求 8 所述的集成电路， 其中， 该第二栅极组件包含三叉式配置。 10. 根据权利要求 1 所述的集成电路， 其中， 该第一及该第二栅极组件包含多晶硅材 料。 11.根据权利要求1所述的集成电路， 其中， 该介电层包含具有约40埃至约150埃的厚 度的氧化硅材料。 12. 根据权利要求 1 所述的集成电路， 其中， 该半导体基板为块硅基板。 13. 根据权利要求 1 所述的集成电路， 其中， 该第二阱、 该介电层及该第一栅极组件形 成穿隧电容。
7、器。 14. 根据权利要求 13 所述的集成电路， 其中， 该第三阱、 该介电层及该第二栅极组件形 成控制电容器。 15. 根据权利要求 14 所述的集成电路， 其中， 该控制电容器具有高于该穿隧电容器的 电容。 16. 根据权利要求 15 所述的集成电路， 其中， 该控制电容器与该穿隧电容器电性互通。 权 利 要 求 书 CN 104051469 A 2 2/2 页 3 17. 根据权利要求 1 所述的集成电路， 其中， 该第二阱、 该介电层、 该第一栅极组件及该 源极和漏极区形成晶体管。 18. 一种集成电路， 包含 ： 半导体基板， 包含半导体层与形成于该半导体层下方的下绝缘层， 该半导。
8、体层中已形 成 ： 第一阱， 掺杂第一导电性决定杂质 ； 源极和漏极区， 配置成与该第一阱毗邻以及掺杂与该第一导电性决定杂质不同的第二 导电性决定杂质 ； 第二阱， 以绝缘沟槽与该第一阱隔开以及掺杂该第一导电性决定杂质 ； 及 多个重度掺杂区， 形成于该第二阱内 ； 浮动栅极结构， 形成于该半导体基板上方以及包含 ： 第一栅极组件， 配置于该第一阱上方以及以介电层与该第一阱分离 ； 第二栅极组件， 配置于该第二阱上方以及以该介电层与该第二阱分离 ； 及 传导连接件， 电性连接该第一及该第二栅极组件 ； 第一端子， 由至该第一阱的电性接触件形成 ； 以及 第二端子， 由至该第二阱的多个电性接触件。
9、形成。 19. 根据权利要求 18 所述的集成电路， 其中， 该半导体基板为绝缘体上覆硅基板。 20. 一种操作如权利要求 1 所述的集成电路的方法， 该方法包含下列步骤 ： 选择写入程序、 抹除程序及读取程序的其中一者 ； 如果选择该写入程序， 施加约 15 伏特至约 30 伏特的电压至该第二端子 ； 如果选择该抹除程序， 施加约 15 伏特至约 30 伏特的电压至该第一端子 ； 以及 如果选择该读取程序 ： 施加约 1 伏特至约 5 伏特的电压至该漏极 ； 及 确定该源极与该漏极间是否导通电流。 权 利 要 求 书 CN 104051469 A 3 1/7 页 4 集成电路及操作具有非挥发。
10、性存储器的集成电路的方法 技术领域 0001 本揭示内容大致涉及集成电路及操作集成电路的方法。更特别的是， 本揭示内容 涉及集成电路及操作具有非挥发性存储器装置 ( 例如， 闪存装置 ) 的集成电路的方法。 背景技术 0002 非挥发性固态读 / 写存储器装置如今在许多电子系统中很常见， 特别是可携式电 子装置及系统。实现非挥发性固态存储器装置的常见技术， 更特别的是， 用于实现电子可 抹除可程序化存储器装置的技术， 利用 “浮动栅极” 晶体管来储存资料状态。根据这个传统 技术， 记忆格 (memory cell) 晶体管的 “程序化” 藉由偏压它使得电子穿隧通过薄电介质膜 至电性隔离晶体管栅。
11、极组件。相较于没有电子困在浮动栅极上的临界电压， 困在浮动栅极 上的电子会升高 (n 型信道装置的 ) 记忆格晶体管的表观临界电压 (apparent threshold voltage)。在正常晶体管偏压条件下， 不同的源极 - 漏极导通使得此一差异显而易见。现 代非挥发性存储器装置 “可抹除” 因为可偏压记忆格晶体管以再度用穿隧机构来移除浮动 栅极的电子。通常用这种非挥发性存储器阵列来实现 “快闪” 存储器装置， 其中， 同时应用 抹除操作于大量 (“一大批 (block)” ) 的记忆格。 0003 根据一种方法， 用有两个多晶硅栅极电极的金属氧化物半导体 (MOS) 晶体管来实 现非挥。
12、发性记忆格。 控制栅极电极经电性连接成可提供与集成电路中的其它电路的电性连 接， 以及配置浮动栅极于存储器晶体管的控制栅极电极与信道区之间。 在此习知构造中， 在 相对于存储器晶体管的源极和漏极区施加高程序化电压至控制栅极 ( 其电容耦合至浮动 栅极 ) 时， 电子穿隧至浮动栅极。 0004 由于现代闪存的方便及效率， 现今在较大规模集成电路 ( 例如， 现代复杂微处理 器、 数字讯号处理器及其它大型逻辑电路 ) 内嵌入闪存是可取及常见的。此种嵌入存储器 可用作储存可由处理器执行的软件例程的非挥发性程序存储器， 以及也用作非挥发性资料 储存所 (storage)。规模较小的快闪记忆格可用来实现。
13、可组配成较大型逻辑电路以及也用 来在电子测量后 “修整” 模拟位准的控制缓存器。 0005 用来整合闪存于较大规模集成电路的最新方法通常利用附加栅极氧化物层与双 层多晶硅架构来得到非挥发性记忆格。除了制造双层架构的必要工艺步骤以外， 此双层多 晶硅架构明显增加集成电路设计的复杂度。就许多应用而言， 使用双层架构是没有时间或 成本效益的， 例如小批量 (small-batch) 集成电路制造作业。 0006 因此， 最好提供集成电路及用于制造具有改良非挥发性存储器装置的集成电路的 方法。此外， 最好提供集成电路及用于制造不需要双层多晶硅架构的集成电路的方法。此 外， 阅读以下结合附图的 【实施方。
14、式】 及 【权利要求书】 的详细说明和以上 【技术领域】 及 【背 景技术】 可明白其它的合意特征及特性。 发明内容 0007 提供集成电路及操作集成电路的方法。在示范具体实施例中， 集成电路包含掺杂 说 明 书 CN 104051469 A 4 2/7 页 5 第一导电性决定杂质 (first conductivity-determining impurity) 的半导体基板。该半 导体基板中已形成 ： 第一阱， 其掺杂与该第一导电性决定杂质不同的第二导电性决定杂质 ； 第二阱， 其形成于该第一阱内以及掺杂该第一导电性决定杂质 ； 以及第三阱， 其与该第一及 该第二阱隔开以及掺杂该第一导电性。
15、决定杂质。该集成电路进一步包括浮动栅极结构， 其 形成于该半导体基板上方。 该浮动栅极结构包括 ： 第一栅极组件， 其配置于该第二阱上方以 及用介电层与该第二阱分离 ； 第二栅极组件， 其配置于该第三阱上方以及用该介电层与该 第三阱分离 ； 以及电性连接该第一及该第二栅极组件的传导连接件。此外， 该集成电路包 括 ： 配置于该第二阱中以及掺杂该第二导电性决定杂质的源极和漏极区， 所述源极和漏极 区有形成至彼等的传导接触件 ； 由至该第一及该第二阱的电性接触件形成的第一端子 ； 以 及由至该第三阱的电性接触件形成的第二端子。 0008 在另一具体实施例中， 集成电路包括绝缘体上覆硅半导体基板， 。
16、其包含半导体层 与配置于该半导体层下面的下绝缘层。 该半导体层中已形成 ： 第一阱， 其掺杂第一导电性决 定杂质 ； 源极和漏极区， 其经配置成与该第一阱毗邻以及掺杂与该第一导电性决定杂质不 同的第二导电性决定杂质 ； 第二阱， 其用绝缘沟槽与该第一阱隔开以及掺杂该第一导电性 决定杂质 ； 以及形成于该第二阱内的多个重度掺杂区。该集成电路进一步包括浮动栅极结 构， 其形成于该半导体基板上方。该浮动栅极结构包括 ： 第一栅极组件， 其配置于该第一阱 上方以及用介电层与该第一阱分离 ； 第二栅极组件， 其配置于该第二阱上方以及用该介电 层与该第二阱分离 ； 以及传导连接件， 其电性连接该第一及该第。
17、二栅极组件。此外， 该集成 电路包括由至该第一阱的电性接触件形成的第一端子， 以及由至该第二阱的电性接触件形 成的第二端子。 0009 在又一示范具体实施例中， 操作集成电路的方法包括下列步骤 ： 选择写入程序、 抹 除程序及读取程序的其中一者。 如果选择该写入程序， 该方法进一步包括下列步骤 ： 施加约 15伏特至约30伏特的电压至该第二端子。 如果选择该抹除程序， 该方法进一步包括下列步 骤 ： 施加约 15 伏特至约 30 伏特的电压至该第一端子。如果选择该读取程序， 该方法进一步 包括下列步骤 ： 施加约1伏特至约5伏特的电压至该漏极， 以及确定该源极与该漏极之间是 否导通电流。 附图。
18、说明 0010 以下用附图描述本揭示内容的具体实施例， 其中， 类似的组件用相同的组件符号 表示， 且其中， 0011 图 1 为根据本揭示内容的一个具体实施例图标有线路图叠加于其上的非挥发性 记忆格的横截面图 ； 0012 图 2 为图 1 的非挥发性记忆格的平面图 ； 以及 0013 图 3 为根据本揭示内容的另一具体实施例图标有线路图叠加于其上的非挥发性 记忆格的横截面图。 0014 符号说明 0015 12 浮动栅极晶体管 0016 14 穿隧电容器 0017 16 控制电容器 说 明 书 CN 104051469 A 5 3/7 页 6 0018 20 电介质膜 0019 100 示。
19、范非挥发性记忆格 0020 101 块硅基板 0021 111 隔离阱 0022 112、 113 阱区 0023 115 三阱结构 0024 121 至 125 高浓度掺杂区 0025 121、 122 源极和漏极区 0026 123 高浓度阱区 0027 123 p 型扩散区 0028 124、 125 高浓度区 0029 126 至 129 高浓度掺杂区 0030 131 栅极组件 0031 132 浮动栅极组件 / 多晶硅组件 0032 133 介电层 0033 135 传导连接件 0034 141 至 145 传导接触件 0035 141 源极端子 0036 142 漏极端子 003。
20、7 146 至 149 端子 / 接触件 0038 200 非挥发性记忆格 0039 201 承载硅层 0040 202 下绝缘层 0041 203 沟槽绝缘层 0042 211、 212 阱 0043 221、 222 源极和漏极区 0044 223 至 225 掺杂区 0045 231、 232 浮动栅极结构 0046 231、 232 多晶硅浮动栅极组件 0047 233 薄绝缘层 0048 241、 242 接触件 0049 244 至 246 接触件。 具体实施方式 0050 以下的实施方式在本质上只是用来示范说明而非旨在限制如本发明权利要求书 所述的集成电路或制造集成电路的方法。此。
21、外， 希望不受 【技术领域】 、【背景技术】 、 或 【发 明内容】 或以下 【实施方式】 之中所明示或暗示的理论约束。 0051 此时请参考图 1 及图 2， 其根据本揭示内容的一个具体实施例图标例示非挥发性 记忆格 100。在此实施例中， 记忆格 100 包含以下功能单元 ： 浮动栅极晶体管 12、 穿隧电容 说 明 书 CN 104051469 A 6 4/7 页 7 器 (tunneling capacitor)14 及控制电容器 (control capacitor)16。浮动栅极晶体管 12 通常为有源极端子 141 及漏极端子 142 的 n 型信道 MOS 晶体管。晶体管 12。
22、 的 “浮动” 栅极 组件 132 为由例如多晶硅形成的电性隔离 ( 用可为氧化硅层的介电层 133) 传导结构。在 此实施例中， 晶体管 12 经构造成， 如果没有电子困在浮动栅极组件 132 上， 则为空乏模式 装置 ( 也就是， 临界电压 0)。另一方面， 浮动栅极组件 132 上的受困电子会使晶体管 2 的 临界电压上升到零伏特以上， 在这种情形下， 浮动栅极组件 132 使晶体管 12 保持关闭。因 此， 存在或不存在响应漏极至源极的正电压的源极 - 漏极导通取决于电子是否困在浮动栅 极组件 132 上。如果晶体管 12“被程序化” ( 也就是， 电子困在浮动栅极 132 上 )， 。
23、对于漏 极至源极的正电压， 源极 - 漏极导通为零。反之， 如果晶体管 12“被抹除” ( 浮动栅极组件 132 没有受困电子 )， 晶体管 12 会导通以响应漏极至源极的正电压。 0052 晶 体 管 12 的 浮 动 栅 极 组 件 132 也 用 作 穿 隧 电 容 器 14 的 一 个 电 容 板 (capacitative plate)。穿隧电容器 14 的另一电容板为在浮动栅极组件 132 下面的阱 区 112。介电层 133 用作穿隧电容器 14 的电容器绝缘层。穿隧电容器 14 连接于端子 143-144( 其详述于下文的接触件 143、 144 的组合 ) 与浮动栅极组件 1。
24、32 之间。 0053 晶体管 12 的浮动栅极组件 132 经由传导连接件 135 连接至栅极组件 131。因此， 从电性角度看， 晶体管12的整个浮动栅极可视为用连接件135电性连接在一起的栅极组件 131/132 的组合。也就是， 穿隧至穿隧电容器 14 的第一板 ( 浮动栅极组件 132) 的任何电子 也必定与栅极组件 131 电性连接。 0054 控制电容器 16 由栅极组件 131 形成作为第一板以及在栅极组件 131 下面的阱区 113 作为第二板。介电层 133 用作控制电容器 16 的电容器绝缘层。控制电容器 16 连接于 端子 146-149( 其详述于下文的接触件 146。
25、、 147、 148 及 149 的组合 ) 与栅极组件 131 之间。 0055 程序化及抹除操作的致能藉由构造有远大于穿隧电容器 14 的电容的控制电容器 16而达成， 例如至少约1.5倍于穿隧电容器14的电容， 例如至少约3倍于穿隧电容器14的 电容。结果， 如果在端子 146 至 149 施加相对于端子 143 至 144 的差分电压， 与在端子 143 至 144 处的电压相比， 浮动栅极结构 131/132 上的诱发电压会更接近在端子 146 至 149 处 的电压。因此， 此一差分电压主要会出现在穿隧电容器 14 两端， 在这种情形下， 由于此一差 分电压而穿隧进出浮动栅极结构 。
26、131/132 的任何电子会如此通过穿隧电容器 14。 0056 穿隧电容器 14 构造成为多晶硅至块硅电容器。在穿隧电容器 14 处， 含有少量第 一型 ( 例如， p 型 ) 的导电性决定掺杂物的块硅基板材料 101 包括植入于其中的 “三阱” 结 构 115。三阱结构 115 包含用第二型 ( 例如， n 型 ) 的导电性决定掺杂物形成的隔离阱 111， 配置于隔离阱 111 内以及由第一导电性决定掺杂物 ( 例如， p 型 ) 形成的中间或 “块状” 阱 112， 以及各自配置于块状阱112、 隔离阱111及块硅基板材料101内及各自由第一或者是第 二导电性决定掺杂物 ( 例如， p 。
27、型或 n 型 ) 形成的多个高浓度掺杂区 121-125。块状井 112 中的多个高浓度掺杂区至少有两个由第二导电性决定掺杂物形成以便各自提供晶体管 12 的源极和漏极区 121、 122。块状阱 112 中的多个高浓度掺杂区至少有一个由第一导电性决 定掺杂物 ( 例如， 区域 123) 形成以允许经由接触件 143 与其电性连接。隔离阱 111 中的多 个高浓度掺杂区至少有一个由第二导电性决定掺杂物(例如， 区域124)形成以允许经由接 触件 124 与其电性连接。再者， 块硅基板材料 101 中的多个高浓度掺杂区至少有一个由第 一导电性决定掺杂物 ( 例如， 区域 125) 形成以允许经由。
28、接触件 145 与其电性连接。 说 明 书 CN 104051469 A 7 5/7 页 8 0057 穿隧电容器 14 的大小由在多晶硅组件 132 下面的面积定义。如图 1 的横截面所 示， 电介质膜 133 配置于多晶硅组件 132 与块状阱 112 的表面之间， 以及用作电容器电介 质。为了致能电子穿隧通过， 电介质膜 20 为相对薄层， 通常由例如厚约 40 埃至约 150 埃的 二氧化硅或氮化硅形成。 块状阱112内的高浓度阱区123提供非整流式(non-rectifying) 顶侧电性接触件给块状阱112， 因为阱区123与块状阱112由相同的导电性决定掺杂物(例 如， p 型 。
29、) 形成。高浓度区 124 及 125 同时提供与隔离阱 111 及块硅基板 101 有关的相同机 能。穿过上覆介电层 ( 未图标 ) 的传导接触件 141 至 145 各自提供至高浓度掺杂区 121 至 125 的电性连接。例如， 端子 143-144 由传导接触件 143、 144 构成， 其各自经由通过接触开 口 (contact opening) 共同至区域 123 及 124 的上覆金属或其它导体层级 ( 未图标 )。同 样地， 隔离阱 111 内的块状阱 112 与隔离阱 111 本身是在相同的电位， 从而用作穿隧电容器 14 中与多晶硅浮动栅极组件 132 对立的板子。 0058。
30、 控制电容器 16 也是多晶硅至块硅基板电容器， 其中， 电介质膜 133 也用作电容器 电介质。各自可为第一或第二导电性决定类型 ( 例如， p 型或 n 型 ) 的多个高浓度掺杂区 126 至 129 均形成于由第二型 ( 例如， n 型 ) 导电性决定掺杂物形成的阱 113 内。关于高浓 度掺杂区 126 至 129， 提供由第一导电性决定掺杂物 ( 例如， p 型 ) 形成者以增强控制电容 器 16 的电容控制。由第二导电性决定掺杂物 ( 例如， n 型 ) 形成者提供至阱 113 的非整流 式连接， 它也是由第二型 ( 例如， n 型 ) 导电性决定掺杂物形成。端子 146 至 14。
31、9 由传导接 触件 146、 147、 148 及 149 构成， 其各自经由共同至区域 126、 127、 128 及 129 的上覆金属或 其它导体层级 ( 未图标 )， 以设定控制电容器 16 中的一个板子的电位， 也就是， 在栅极组件 131 下面的区域。通常被配置成有三个或更多的 “叉状物 (prong)” ( 如图 2 所特示 ) 的多 晶硅组件 131 用作控制电容器 16 的另一个板子。 0059 晶体管 12 为 n 型信道 MOS 晶体管， 其用在块状阱 112 表面当作源极和漏极区的第 二型 ( 例如， n 型 ) 高浓度掺杂区 121、 122 实现。用习知方式， 源极。
32、和漏极区 121 及 122 在 形成多晶硅组件 132 后藉由 n+ 源极 - 漏极扩散形成， 使得晶体管 12 为自对准型。电介质 膜 133 在多晶硅组件 132 底下的位置处用作晶体管 12 的栅极电介质。漏极端子通过在多 晶硅组件132的一侧的接触件142连接至漏极122， 以及源极端子通过接触件141连接至在 多晶硅组件 132 的另一侧的源极 121。在此实施例中， p 型扩散区 123 也定义于块状阱 112 内以经由对应接触件 143 来提供与晶体管 12 的 “主体节点” ( 也就是， 块状阱 112) 的电性 接触。通常， 经由 p 型扩散区 123 的此一主体节点接触件。
33、与源极端子有相同的电位。尽管 描述于此的实施例为n型信道MOS晶体管， 然而应了解， 描述于此的方法及技术也用来制造 p 型信道 MOS 晶体管。此外， 根据本揭示内容所形成的集成电路可具有多个晶体管， 包括 n 型信道及 p 型信道晶体管 ( 因而为 CMOS 集成电路 )。此外， 尽管描述于此的实施例提供可 抹除 / 可再程序化的存储器装置， 然而也有可能制造一次性程序化 (OTP) 装置。在 OTP 装 置的情形下， 不需要三阱结构 ( 反而使用单体阱， 如本技术领域所知者 )。 0060 如图2所特示， 多晶硅组件131及132经由传导连接件135形成用作电容器14、 16 的板子的组。
34、合浮动栅极结构， 以及在记忆格100中用作晶体管12的浮动栅极结构131/132。 覆于阱 113 上的多晶硅组件 131 所界定的面积远大于覆于块状阱 112 上的多晶硅组件 132 所界定的面积， 因为多晶硅组件 131 的形状呈 “叉状” 。如图 2 的实施例所示， 多晶硅组件 131 有覆于阱 113 上的三个 “叉状物” ， 但是多晶硅组件 132 只有一个覆于块状阱 112 上的 说 明 书 CN 104051469 A 8 6/7 页 9 较短叉状物。底下面积有此差异可建立穿隧电容器 14 与控制电容器 16 之间的电容差异。 0061 操作时， 用施加至端子146至149及14。
35、4至145的差分电压来程序化及抹除非挥发 性记忆格 101 所储存的状态。端子 146 至 149 及 144 至 145 两端的任何差分电压大多数显 示为穿隧电容器 14 两端的压降， 因为控制电容器 16 对于穿隧电容器 14 有大得多的电容。 因此， 为了藉由使电子困在浮动栅极结构 131/132 上来 “程序化” 晶体管 12， 施加至记忆格 的端子的电压为 ： 0062 0063 Vw 为相对高电压 ( 例如， 约 +10 至约 +30 伏特， 例如， 约 +25 伏特 )， 当然这取决于 介电层 133 的厚度。由于差分电压 Vw 大多耦合至浮动栅极结构 131/132， 因此可在。
36、穿隧电 容器14两端建立相对高的电压(接近电压Vw)。 如果此电压高到足以致能电子穿隧通过介 电层 133， 以及由于多晶硅浮动栅极组件 132 相对于阱 111 及 112 是在正电压， 则电子会由 所述结构穿隧至多晶硅组件132。 在移除此程序化偏压条件后， 这些电子仍会困在电性隔离 多晶硅浮动栅极组件 132 上， 更广义言之， 是困在浮动栅极结构 131/132 上， 因为在多晶硅 栅极组件 131 及 132 之间有传导连接件 135。 0064 反之， 记忆格 100 的抹除藉由移除浮动栅极 131/132 的受困电子。这是用以下偏 压条件实现 ： 0065 0066 如同 Vw，。
37、 相对于接地 ( 在端子 146-149)， 有正极性的 Ve 为有点相对大的电压 ( 例 如， 约 +10 至约 +30 伏特， 例如约 +25 伏特 )， 这当然取决于介电层 133 的厚度。再者， 由于 穿隧电容器 14 与控制电容器 16 之间有电容差异， 多晶硅浮动栅极组件 132 的电位相对接 近接地。由于阱 111 及 112 相对于多晶硅组件 132 是在高电压， 所以困在多晶硅浮动栅极 组件 132( 及 131) 上的电子可能穿隧通过介电层 133 至阱 111 及 112。由于浮动栅极结构 131/132 的电性隔离， 在移除偏压后， 仍保持此 “已抹除” 状态。 006。
38、7 读取记忆格 100 的状态藉由对晶体管 12 施加以下偏压条件 ： 0068 0069 漏极电压 Vr 建立充分的漏极至源极电压以使得漏极至源极导通而得以辨别记忆 格100的状态。 漏极电压Vr的特定位准(level)取决于晶体管12的特性、 漏极至源极电流 的所欲位准以及集成电路的可用电压， 它通常在约 1 伏特至约 5 伏特之间， 例如约 2 伏特。 在此一配置下， 如果电子困在浮动栅极组件132上(也就是， 记忆格100被程序化)， 这些电 说 明 书 CN 104051469 A 9 7/7 页 10 子会有效地升高临界电压 ( 也就是， 减少晶体管 12 相对于源极电压的栅极电位。
39、 ) 使得漏极 至源极导通不会发生。反之， 如果电子不困在浮动栅极组件 132 上 ( 记忆格 100 已抹除 )， 不存在电子会产生较低的临界电压(或较高的栅极电位)， 特别是使得源极-漏极导通在所 述偏压条件下能够通过晶体管 12 的临界电压。因此， 晶体管 12 的源极 - 漏极导通存在及 不存在表示记忆格 100 被程序化还是被抹除。 0070 图 3 图标本揭示内容的另一具体实施例， 特别是非挥发性记忆格 200， 其配置于绝 缘体上覆硅 (SOI) 基板上， 而不是块硅基板。记忆格 200 包含上方配置可由例如氧化硅形 成的下绝缘层 202 的承载硅层 (carrier silic。
40、on layer)201。在此具体实施例中， 晶体管 12 包含由第一导电性决定掺杂物 ( 例如， p 型 ) 形成的阱 212 以及配置于阱 212 的相对边 上而且由第二导电性决定掺杂物 ( 例如， n 型 ) 形成的源极和漏极区 221、 222。为浮动栅极 结构 231/232 的一部份的多晶硅浮动栅极组件 232 覆于阱 212 上， 有薄绝缘层 233 配置于 其间。接触件 241 及 242 各自提供由上覆传导层 ( 未图标 ) 至源极 221 及漏极 222 的电性 连接。 0071 穿隧电容器 14 包含第一板 ( 多晶硅浮动栅极组件 232)， 介电层 ( 绝缘层 233)。
41、， 以 及第二板 ( 在第一板下面的掺杂多晶硅， 也就是， 阱 212)。电压经由接触件 143( 其用作端 子 ) 施加至穿隧电容器 14， 其与阱 212 横向连接， 如图 3 所示。 0072 控制电容器16包含由多晶硅浮动栅极组件231形成的第一板， 由在多晶硅浮动栅 极组件 231 下面的绝缘层 233 形成的介电层， 以及由阱 211 形成的第二板。阱 211 由有第 二导电性决定掺杂物植入于其中的硅形成， 以及掺杂区 223、 224 及 225 各由植入第一或者 是第二型导电性决定掺杂物的硅形成。例如， 区域 224 可为第一型 ( 例如， p 型 )， 以及区 域 223 及。
42、 225 可为第二型 ( 例如， n 型 )。电压经由各自从接触件 244、 245 及 246 至掺杂区 223、 224 及 225 而形成的端子 244 至 246 施加至控制电容器。由例如氧化硅形成的 “沟槽” 绝缘层 203 使电容器 14、 16 的掺杂区电性分离。 0073 在此具体实施例中， 不需要三阱配置， 因为下氧化物层 202 直接形成于阱 211、 212 及掺杂区 221 至 225 下面， 从而提供在图 1 及图 2 的块硅基板实施例由三阱配置提供的电 性隔离。在写入、 抹除及读取功能方面， 记忆格 200 的功能与上述记忆格 100 类似。 0074 因此， 揭示。
43、于本文的是适用于集成电路的非挥发性存储器装置的各种具体实施 例。所述的存储器装置不需要双层多晶硅架构， 因此可并入标准 CMOS 加工流程而不需要增 加额外的处理步骤。因此， 揭示于本文的存储器装置可节省制造具有非挥发性存储器装置 的集成电路的时间及费用， 特别是在实作双层多晶硅架构上没有成本效益的少量应用。 0075 尽管以上实施方式已陈述至少一个示范具体实施例， 然而应了解， 仍有有许多变 体。也应了解， 描述于本文的示范具体实施例或实施例并非旨在以任何方式限制本发明的 范畴、 适用性或配置。 反而， 上述详细说明是要让本技术领域中具有通常知识者有个方便的 发展蓝图用来具体实作所述具体实施例。应了解， 组件的功能及配置可做出不同的改变而 不脱离由权利要求书定义的范畴， 此范畴包括在申请本专利申请案时已知及可预见的等效 物。 说 明 书 CN 104051469 A 10 1/3 页 11 图 1 说 明 书 附 图 CN 104051469 A 11 2/3 页 12 图 2 说 明 书 附 图 CN 104051469 A 12 3/3 页 13 图 3 说 明 书 附 图 CN 104051469 A 13 。